https://www.alse.fr/ Leader en France des Formations FPGA & HDL. fr SPIP - www.spip.net http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L144xH42/siteon0-f94c5.png https://www.alse.fr/ 42 144 http://www.alse.fr/Comprehensive-VHDL.html#evenement308 http://www.alse.fr/Comprehensive-VHDL.html#evenement308 2026-09-21T10:00:00Z text/html fr à distance (OnLine) <p>Formation <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr> complète (5 jours) avec instructeur à distance.</p> 2026-09-21T10:00:00Z 2026-09-25T10:00:00Z Lieu : à distance (OnLine) <br /><p>Formation <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr> complète (5 jours) avec instructeur à distance.</p> <br /><p>« Comprehensive <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr> » est une formation modulaire de 5 jours pour apprendre à utiliser VHDL pour la conception et la vérification des FPGAs et ASICs.</p> - <a href="http://www.alse.fr/-VHDL-.html" rel="directory"><abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr></a> <div class='rss_chapo'>à distance (OnLine)</div> <div class='rss_texte'><p>Formation <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr> complète (5 jours) avec instructeur à distance.</p></div> http://www.alse.fr/SystemVerilog-for-Design.html#evenement313 http://www.alse.fr/SystemVerilog-for-Design.html#evenement313 2026-09-28T10:00:00Z text/html fr A distance (OnLine) <p>Formation <abbr title="Le premier Langage de Description Matérielle (au même titre que le VHDL qui l'a suivi quelques années après). Normalisé IEEE 1364.">Verilog</abbr> + <abbr title="SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &#38; Verification Language). Il est appelé à remplacer aussi bien le Verilog (qu'il a absorbé) que le VHDL à qui il manque désormais trop de choses dans le domaine de la Vérification. C'est donc le Langage des 20 prochaines années et il est incontournable pour les projets complexes (même FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fondée la Méthodologie UVM.">SystemVerilog</abbr> (1+3 jours)</p> 2026-09-28T10:00:00Z 2026-10-01T10:00:00Z Lieu : A distance (OnLine) <br /><p>Formation <abbr title="Le premier Langage de Description Matérielle (au même titre que le VHDL qui l'a suivi quelques années après). Normalisé IEEE 1364.">Verilog</abbr> + <abbr title="SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &#38; Verification Language). Il est appelé à remplacer aussi bien le Verilog (qu'il a absorbé) que le VHDL à qui il manque désormais trop de choses dans le domaine de la Vérification. C'est donc le Langage des 20 prochaines années et il est incontournable pour les projets complexes (même FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fondée la Méthodologie UVM.">SystemVerilog</abbr> (1+3 jours)</p> <br /><p><em class="spip"><abbr title="SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &#38; Verification Language). Il est appelé à remplacer aussi bien le Verilog (qu'il a absorbé) que le VHDL à qui il manque désormais trop de choses dans le domaine de la Vérification. C'est donc le Langage des 20 prochaines années et il est incontournable pour les projets complexes (même FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fondée la Méthodologie UVM.">SystemVerilog</abbr> for Design & Verification</em> est une Formation dense qui permet aux utilisateurs de <abbr title="Le premier Langage de Description Matérielle (au même titre que le VHDL qui l'a suivi quelques années après). Normalisé IEEE 1364.">Verilog</abbr> d'acquérir les bases solides pour utiliser SystemVerilog avec profit dans le contexte d'une utilisation de Conception (RTL) et de Vérification (hors méthodologie).<br class='manualbr' />Pour les utilisateurs de <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr>, il suffit de suivre également la journée Verilog qui précède.<br class='manualbr' />Pour un usage de <em class="spip">Vérification</em> de haut niveau, deux autres formations peuvent suivre : les <a href='http://www.alse.fr/Verification-a-l-aide-des-Classes-SystemVerilog.html' class="spip_in">Classes de Vérification SystemVerilog</a> et la <a href='http://www.alse.fr/Enhanced-UVM-Adopter-Class.html' class="spip_in">Méthodologie UVM</a>.</p> - <a href="http://www.alse.fr/-SystemVerilog-.html" rel="directory"><abbr title="SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &#38; Verification Language). Il est appelé à remplacer aussi bien le Verilog (qu'il a absorbé) que le VHDL à qui il manque désormais trop de choses dans le domaine de la Vérification. C'est donc le Langage des 20 prochaines années et il est incontournable pour les projets complexes (même FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fondée la Méthodologie UVM.">SystemVerilog</abbr></a> <img src='http://www.alse.fr/sites/alse.fr/IMG/logo/sv_1920.jpg?1673288046' class="spip_logo spip_logo_right" width="1920" height="640" alt=""/> <div class='rss_chapo'>A distance (OnLine)</div> <div class='rss_texte'><p>Formation <abbr title="Le premier Langage de Description Matérielle (au même titre que le VHDL qui l'a suivi quelques années après). Normalisé IEEE 1364.">Verilog</abbr> + <abbr title="SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &#38; Verification Language). Il est appelé à remplacer aussi bien le Verilog (qu'il a absorbé) que le VHDL à qui il manque désormais trop de choses dans le domaine de la Vérification. C'est donc le Langage des 20 prochaines années et il est incontournable pour les projets complexes (même FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fondée la Méthodologie UVM.">SystemVerilog</abbr> (1+3 jours)</p></div> http://www.alse.fr/Fast-Track-Verilog-pour-utilisateurs-VHDL.html#evenement314 http://www.alse.fr/Fast-Track-Verilog-pour-utilisateurs-VHDL.html#evenement314 2026-09-28T10:00:00Z text/html fr A distance (OnLine) <p>Formation <abbr title="Le premier Langage de Description Matérielle (au même titre que le VHDL qui l'a suivi quelques années après). Normalisé IEEE 1364.">Verilog</abbr> (pour utilisateurs <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr>) 1 jour</p> 2026-09-28T10:00:00Z 2026-09-28T10:00:00Z Lieu : A distance (OnLine) <br /><p>Formation <abbr title="Le premier Langage de Description Matérielle (au même titre que le VHDL qui l'a suivi quelques années après). Normalisé IEEE 1364.">Verilog</abbr> (pour utilisateurs <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr>) 1 jour</p> <br /><p>« <abbr title="Le premier Langage de Description Matérielle (au même titre que le VHDL qui l'a suivi quelques années après). Normalisé IEEE 1364.">Verilog</abbr> Primer (pour utilisateurs <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr>) » est un cours de conversion intensif concentré en une seule journée (pour le cours public) qui enseigne l'utilisation du langage de programmation Verilog pour mener à bien les projets de conception <abbr title="Field Programmable Gate Array. Composants électroniques standard que l'utilisateur « personnalise » en utilisant des langages HDL pour implémenter des fonctions logiques spécifiques de son choix. Un fichier de programmation permet (souvent à la mise sous tension) au composant de se configurer et d'avoir le fonctionnement voulu par le concepteur.">FPGA</abbr> et ASIC. Il prépare l'accès au langage <abbr title="SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &#38; Verification Language). Il est appelé à remplacer aussi bien le Verilog (qu'il a absorbé) que le VHDL à qui il manque désormais trop de choses dans le domaine de la Vérification. C'est donc le Langage des 20 prochaines années et il est incontournable pour les projets complexes (même FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fondée la Méthodologie UVM.">SystemVerilog</abbr>.</p> - <a href="http://www.alse.fr/-Verilog-.html" rel="directory"><abbr title="Le premier Langage de Description Matérielle (au même titre que le VHDL qui l'a suivi quelques années après). Normalisé IEEE 1364.">Verilog</abbr></a> <img src='http://www.alse.fr/sites/alse.fr/IMG/logo/keeplearning_1920-2.jpg?1672940273' class="spip_logo spip_logo_right" width="1920" height="1076" alt=""/> <div class='rss_chapo'>A distance (OnLine)</div> <div class='rss_texte'><p>Formation <abbr title="Le premier Langage de Description Matérielle (au même titre que le VHDL qui l'a suivi quelques années après). Normalisé IEEE 1364.">Verilog</abbr> (pour utilisateurs <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr>) 1 jour</p></div> http://www.alse.fr/Conception-Altera-Quartus-II.html#evenement315 http://www.alse.fr/Conception-Altera-Quartus-II.html#evenement315 2026-10-05T10:00:00Z text/html fr A distance (OnLine) <p>Formation Complète Quartus & Timings (4 jours)</p> 2026-10-05T10:00:00Z 2026-10-08T10:00:00Z Lieu : A distance (OnLine) <br /><p>Formation Complète Quartus & Timings (4 jours)</p> <br /><p>Cette formation dense et modulaire de quatre jours ( 2 + 2) permet de maîtriser rapidement l'ensemble des connaissances indispensables à une bonne utilisation des outils de conception <abbr title="Field Programmable Gate Array. Composants électroniques standard que l'utilisateur « personnalise » en utilisant des langages HDL pour implémenter des fonctions logiques spécifiques de son choix. Un fichier de programmation permet (souvent à la mise sous tension) au composant de se configurer et d'avoir le fonctionnement voulu par le concepteur.">FPGA</abbr> et à maîtriser la gestion des Timings (contraintes, vérification, optimisation) en utilisant le langage universel : SDC. <br class='manualbr' />Ces concepts s'appliquent à tous les FPGAs du marché et ils sont mise en œuvre dans le flot Altera (ex. Intel).</p> - <a href="http://www.alse.fr/-Altera-Intel-.html" rel="directory">Altera (Intel)</a> <div class='rss_chapo'>A distance (OnLine)</div> <div class='rss_texte'><p>Formation Complète Quartus & Timings (4 jours)</p></div> http://www.alse.fr/Expert-VHDL.html#evenement316 http://www.alse.fr/Expert-VHDL.html#evenement316 2026-10-12T10:00:00Z text/html fr A distance (OnLine) <p>Formation Expert <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr> (5 jours)</p> 2026-10-12T10:00:00Z 2026-10-16T10:00:00Z Lieu : A distance (OnLine) <br /><p>Formation Expert <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr> (5 jours)</p> <br /><p>« Expert <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr> » est une formation avancée sur le langage VHDL et son utilisation pour Concevoir et Vérifier des système complexes.</p> - <a href="http://www.alse.fr/-VHDL-.html" rel="directory"><abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr></a> <div class='rss_chapo'>A distance (OnLine)</div> <div class='rss_texte'><p>Formation Expert <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr> (5 jours)</p></div> http://www.alse.fr/Essential-Tcl-Tk.html#evenement317 http://www.alse.fr/Essential-Tcl-Tk.html#evenement317 2026-11-02T11:00:00Z text/html fr A distance (OnLine) <p>Formation Tcl/Tk de trois jours</p> 2026-11-02T11:00:00Z 2026-11-04T11:00:00Z Lieu : A distance (OnLine) <br /><p>Formation Tcl/Tk de trois jours</p> <br /><p>Tcl/Tk est devenu depuis longtemps incontournable dans notre industrie (et d'autres).<br class='manualbr' />Notre formation « Essential Tcl/Tk » de 3 jours enseigne toutes les bases du langage et permet de développer soi-même et d'enrichir des scripts complexes et performants, très facilement.</p> - <a href="http://www.alse.fr/-Tcl-Tk-.html" rel="directory">Tcl/Tk</a> <img src='http://www.alse.fr/sites/alse.fr/IMG/logo/tcltk_sknifelogo.png?1672836747' class="spip_logo spip_logo_right" width="1920" height="650" alt=""/> <div class='rss_chapo'>A distance (OnLine)</div> <div class='rss_texte'><p>Formation Tcl/Tk de trois jours</p></div> http://www.alse.fr/Essential-Digital-Design-Techniques.html#evenement318 http://www.alse.fr/Essential-Digital-Design-Techniques.html#evenement318 2026-11-05T11:00:00Z text/html fr A distance (OnLine) <p>Formation Digital Design (2 jours)</p> 2026-11-05T11:00:00Z 2026-11-06T11:00:00Z Lieu : A distance (OnLine) <br /><p>Formation Digital Design (2 jours)</p> <br /><p>La formation « Essential Digital Design Techniques » (conçue par ALSE) a été <strong>remise à jour en profondeur </strong> en Juin 2024 puis en 2025 et 2026. <br class='manualbr' />Elle enseigne les principes essentiels des circuits numériques (programmables « <abbr title="Field Programmable Gate Array. Composants électroniques standard que l'utilisateur « personnalise » en utilisant des langages HDL pour implémenter des fonctions logiques spécifiques de son choix. Un fichier de programmation permet (souvent à la mise sous tension) au composant de se configurer et d'avoir le fonctionnement voulu par le concepteur.">FPGA</abbr> » ou « ASIC ») et de leur conception, et elle apporte une culture de base en électronique numérique. <br class='manualbr' />Cette formation est idéale pour les ingénieurs souhaitant s'impliquer dans la conception FPGA sans avoir bénéficié d'une formation complète en Electronique, comme par exemple les ingénieurs en logiciel, en conception carte, en RF etc…</p> - <a href="http://www.alse.fr/-Digital-Design-.html" rel="directory">Digital Design</a> <div class='rss_chapo'>A distance (OnLine)</div> <div class='rss_texte'><p>Formation Digital Design (2 jours)</p></div> http://www.alse.fr/Verification-a-l-aide-des-Classes-SystemVerilog.html#evenement319 http://www.alse.fr/Verification-a-l-aide-des-Classes-SystemVerilog.html#evenement319 2026-11-09T11:00:00Z text/html fr A distance (OnLine) <p>Formation Classes de Verification <abbr title="SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &#38; Verification Language). Il est appelé à remplacer aussi bien le Verilog (qu'il a absorbé) que le VHDL à qui il manque désormais trop de choses dans le domaine de la Vérification. C'est donc le Langage des 20 prochaines années et il est incontournable pour les projets complexes (même FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fondée la Méthodologie UVM.">SystemVerilog</abbr> (2 jours)</p> 2026-11-09T11:00:00Z 2026-11-10T11:00:00Z Lieu : A distance (OnLine) <br /><p>Formation Classes de Verification <abbr title="SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &#38; Verification Language). Il est appelé à remplacer aussi bien le Verilog (qu'il a absorbé) que le VHDL à qui il manque désormais trop de choses dans le domaine de la Vérification. C'est donc le Langage des 20 prochaines années et il est incontournable pour les projets complexes (même FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fondée la Méthodologie UVM.">SystemVerilog</abbr> (2 jours)</p> <br /><p>Formation à la partie OOP et Vérification de <abbr title="SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &#38; Verification Language). Il est appelé à remplacer aussi bien le Verilog (qu'il a absorbé) que le VHDL à qui il manque désormais trop de choses dans le domaine de la Vérification. C'est donc le Langage des 20 prochaines années et il est incontournable pour les projets complexes (même FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fondée la Méthodologie UVM.">SystemVerilog</abbr>.</p> - <a href="http://www.alse.fr/-Verification-43-.html" rel="directory">Vérification</a> <div class='rss_chapo'>A distance (OnLine)</div> <div class='rss_texte'><p>Formation Classes de Verification <abbr title="SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &#38; Verification Language). Il est appelé à remplacer aussi bien le Verilog (qu'il a absorbé) que le VHDL à qui il manque désormais trop de choses dans le domaine de la Vérification. C'est donc le Langage des 20 prochaines années et il est incontournable pour les projets complexes (même FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fondée la Méthodologie UVM.">SystemVerilog</abbr> (2 jours)</p></div> http://www.alse.fr/Assertion-Based-Verification-with-PSL.html#evenement320 http://www.alse.fr/Assertion-Based-Verification-with-PSL.html#evenement320 2026-11-12T11:00:00Z text/html fr A distance (OnLine) <p>Formation aux Assertions de deux 1/2 journées</p> 2026-11-12T11:00:00Z 2026-11-13T11:00:00Z Lieu : A distance (OnLine) <br /><p>Formation aux Assertions de deux 1/2 journées</p> <br /><p><strong>Si vous concevez ou vérifiez en <abbr title="VHDL = VHSIC Hardware Description Language. Ce Langage de Description Matérielle (normalisé IEEE 1076) issu du programme du département américain de la défense « VHSIC » (1980), était destiné au départ à décrire sans ambiguïté le comportement de ces circuits rapides. Aujourd'hui, il cède graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilisé (surtout dans la conception FPGA).">VHDL</abbr> sans utiliser le <abbr title="Property Specification Language. Normalisé IEEE 1850 et maintenant intégré au VHDL-2008, ce langage permet de décrire Propriétés et Assertions pour la Méthodologie de Vérification par Assertions (Assertion Based Verification). PSL est relativement simple à maîtriser (formation de 2 jours) et constitue une aide considérable pour la Vérification des circuits logiques. On trouve un équivalent à PSL à l'intérieur du langage SystemVerilog (SVA).">PSL</abbr>, il y a un grand trou dans votre raquette !</strong></p> <p>Notre formation <em class="spip">Assertion-Based Verification with PSL</em> est très<strong> courte et efficace</strong> et ses bénéfices sont immédiats et spectaculaires !</p> <p><strong>Plus d'excuse !</strong> Les assertions sont désormais supportées par le simulateur <strong>QuestaSim OEM</strong> qui accompagne Quartus, Libero et Radiant (même en version gratuite « Starter »).</p> - <a href="http://www.alse.fr/-Verification-43-.html" rel="directory">Vérification</a> <img src='http://www.alse.fr/sites/alse.fr/IMG/logo/psl.jpg?1673283772' class="spip_logo spip_logo_right" width="1920" height="640" alt=""/> <div class='rss_chapo'>A distance (OnLine)</div> <div class='rss_texte'><p>Formation aux Assertions de deux 1/2 journées</p></div>