<?xml 
version="1.0" encoding="utf-8"?><?xml-stylesheet title="XSL formatting" type="text/xsl" href="http://www.alse.fr/spip.php?page=backend.xslt" ?>
<rss version="2.0" 
	xmlns:dc="http://purl.org/dc/elements/1.1/"
	xmlns:content="http://purl.org/rss/1.0/modules/content/"
	xmlns:atom="http://www.w3.org/2005/Atom"
>

<channel xml:lang="fr">
	<title>Formations ALSE (France)</title>
	<link>https://www.alse.fr/</link>
	<description>Leader en France des Formations FPGA &amp; HDL.</description>
	<language>fr</language>
	<generator>SPIP - www.spip.net</generator>
	<atom:link href="http://www.alse.fr/spip.php?page=backend" rel="self" type="application/rss+xml" />

	<image>
		<title>Formations ALSE (France)</title>
		<url>http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L144xH42/siteon0-f94c5.png?1782754102</url>
		<link>https://www.alse.fr/</link>
		<height>42</height>
		<width>144</width>
	</image>



<item xml:lang="fr">
		<title>Cocotb</title>
		<link>http://www.alse.fr/Cocotb.html</link>
		<guid isPermaLink="true">http://www.alse.fr/Cocotb.html</guid>
		<dc:date>2026-10-29T14:28:48Z</dc:date>
		<dc:format>text/html</dc:format>
		<dc:language>fr</dc:language>
		
		



		<description>&lt;p&gt;Cocotb est un environnement open-source de cosimulation bas&#233; sur Python qui a gagn&#233; en popularit&#233;. Il permet de simuler des syst&#232;mes en lien avec des p&#233;riph&#233;riques ou des protocoles complexes.&lt;br&gt;
Cette formation de quatre jours permet de ma&#238;triser rapidement cocotb .&lt;/p&gt;

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&lt;a href="http://www.alse.fr/-Verification-43-.html" rel="directory"&gt;V&#233;rification&lt;/a&gt;


		</description>


 <content:encoded>&lt;div class='rss_texte'&gt;&lt;h2 class=&#034;spip&#034;&gt;Pr&#233;sentation&lt;/h2&gt;&lt;div class='spip_document_155 spip_document spip_documents spip_document_image spip_documents_center spip_document_center'&gt;
&lt;figure class=&#034;spip_doc_inner&#034;&gt; &lt;img src='http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L396xH156/coctb-cf738.jpg?1793276243' width='396' height='156' alt='' /&gt;
&lt;/figure&gt;
&lt;/div&gt;
&lt;p&gt;&lt;strong&gt;Cocotb&lt;/strong&gt; : &#034;&lt;strong&gt;co&lt;/strong&gt;-routine based &lt;strong&gt;co&lt;/strong&gt;-simulation &lt;strong&gt;t&lt;/strong&gt;est &lt;strong&gt;b&lt;/strong&gt;ench&#034; est un package Python qui permet de faire de la simulation RTL en utilisant le langage Python.&lt;/p&gt;
&lt;p&gt;Python est devenu un langage universel tr&#232;s populaire dans les domaines scientifiques et industriels et il dispose d'une librairie immense d'extensions (plus de 400 000). &lt;br&gt;
Cela permet ainsi de mod&#233;liser sans effort dans l'environnement cocotb des p&#233;riph&#233;riques et des protocoles complexes pour cr&#233;er des bancs de test puissants et efficaces.&lt;/p&gt;
&lt;ul class=&#034;spip&#034; role=&#034;list&#034;&gt;&lt;li&gt; Cocotb permet d'&#233;crire des bancs de test en Python.&lt;/li&gt;&lt;li&gt; Cocotb est ind&#233;pendant du/des langages &lt;abbr title=&#034;Hardware Description Language. Langage de Description Mat&#233;rielle : qui permet de mod&#233;liser et de concevoir des circuits logiques en d&#233;crivant leur comportement. Les principaux HDL utilis&#233;s &#224; ce jour sont : VHDL, Verilog, et SystemVerilog.&#034;&gt;HDL&lt;/abbr&gt; utilis&#233;(s) : &lt;abbr title=&#034;VHDL = VHSIC Hardware Description Language. Ce Langage de Description Mat&#233;rielle (normalis&#233; IEEE 1076) issu du programme du d&#233;partement am&#233;ricain de la d&#233;fense &#171; VHSIC &#187; (1980), &#233;tait destin&#233; au d&#233;part &#224; d&#233;crire sans ambigu&#239;t&#233; le comportement de ces circuits rapides. Aujourd'hui, il c&#232;de graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilis&#233; (surtout dans la conception FPGA).&#034;&gt;VHDL&lt;/abbr&gt;, &lt;abbr title=&#034;Le premier Langage de Description Mat&#233;rielle (au m&#234;me titre que le VHDL qui l'a suivi quelques ann&#233;es apr&#232;s). Normalis&#233; IEEE 1364.&#034;&gt;Verilog&lt;/abbr&gt; ou &lt;abbr title=&#034;SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &amp;#38; Verification Language). Il est appel&#233; &#224; remplacer aussi bien le Verilog (qu'il a absorb&#233;) que le VHDL &#224; qui il manque d&#233;sormais trop de choses dans le domaine de la V&#233;rification. C'est donc le Langage des 20 prochaines ann&#233;es et il est incontournable pour les projets complexes (m&#234;me FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fond&#233;e la M&#233;thodologie UVM.&#034;&gt;SystemVerilog&lt;/abbr&gt;.&lt;/li&gt;&lt;li&gt; Cocotb fonctionne avec pratiquement tous les simulateur HDL&lt;/li&gt;&lt;li&gt; Cocotb est Open Source et Gratuit !&lt;/li&gt;&lt;li&gt; Cocotb est tr&#232;s utilis&#233; en v&#233;rification &lt;abbr title=&#034;Field Programmable Gate Array. Composants &#233;lectroniques standard que l'utilisateur &#171; personnalise &#187; en utilisant des langages HDL pour impl&#233;menter des fonctions logiques sp&#233;cifiques de son choix. Un fichier de programmation permet (souvent &#224; la mise sous tension) au composant de se configurer et d'avoir le fonctionnement voulu par le concepteur.&#034;&gt;FPGA&lt;/abbr&gt;, mais il peut aussi &#234;tre utilis&#233; dans des projets ASIC ou SoC.&lt;/li&gt;&lt;/ul&gt;&lt;h2 class=&#034;spip&#034;&gt;&#192; qui est destin&#233;e cette formation ?&lt;/h2&gt;
&lt;p&gt;Aux Ing&#233;nieurs devant v&#233;rifier un FPGA (ou ASIC) dans un contexte o&#249; les langages HDL montrent leur limites. Par exemple avec des p&#233;riph&#233;riques ou des flux de donn&#233;es complexes (Vid&#233;o, Audio, Ethernet, Crypto, Donn&#233;es compress&#233;es ou structur&#233;es, traitement de signal, modems, bus de processeurs&#8230;).&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Connaissances requises&lt;/h2&gt;
&lt;p&gt;Il est fortement recommand&#233; d'avoir des notions de base sur le langage Python. Une connaissance de la v&#233;rification hardware (bancs de test et simulateurs HDL) est &#233;galement attendue.&lt;/p&gt;
&lt;p&gt;Au besoin, vous pouvez contacter ALSE pour v&#233;rifier que cette formation vous conviendra.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Objectifs p&#233;dagogiques&lt;/h2&gt;
&lt;p&gt;Ma&#238;triser cocotb pour &#234;tre directement op&#233;rationnel avec cette m&#233;thodologie de v&#233;rification.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Qu'apprendrez-vous ?&lt;/h2&gt;&lt;ul class=&#034;spip&#034; role=&#034;list&#034;&gt;&lt;li&gt; Principes de la v&#233;rification Hardware&lt;/li&gt;&lt;li&gt; Rappels essentiels du langage Python&lt;/li&gt;&lt;li&gt; Les principes de cocotb&lt;/li&gt;&lt;li&gt; Construire l'environnement de test&lt;/li&gt;&lt;li&gt; Strat&#233;gies de v&#233;rification : tests directs, conditions aux limites, bancs de tests text-based, random contraint, coverage, cr&#233;ation de composants r&#233;utilisables de v&#233;rification etc&#8230;&lt;/li&gt;&lt;li&gt; Utilisation de packages tiers.&lt;/li&gt;&lt;/ul&gt;&lt;h2 class=&#034;spip&#034;&gt;Support de cours&lt;/h2&gt;
&lt;p&gt;Les manuels de cours Doulos sont r&#233;put&#233;s pour &#234;tre d&#233;taill&#233;s et faciles d'utilisation. Ils sont souvent utilis&#233;s comme r&#233;f&#233;rence apr&#232;s avoir suivi les cours de formation.&lt;/p&gt;
&lt;p&gt;Sont compris dans la formation :&lt;/p&gt;
&lt;ul class=&#034;spip&#034; role=&#034;list&#034;&gt;&lt;li&gt; Le Manuel de cours, index&#233;, constitue un Manuel de R&#233;f&#233;rence.&lt;/li&gt;&lt;li&gt; Le Cahier des Exercices pratiques qui mettent en &#339;uvre les concepts acquis.&lt;/li&gt;&lt;li&gt; Les fichiers des exercices (avec solutions).&lt;/li&gt;&lt;/ul&gt;&lt;/div&gt;
		
		</content:encoded>


		
		<enclosure url="http://www.alse.fr/sites/alse.fr/IMG/pdf/cocotb_fr.pdf" length="490142" type="application/pdf" />
		

	</item>
<item xml:lang="fr">
		<title>Expert VHDL</title>
		<link>http://www.alse.fr/Expert-VHDL.html</link>
		<guid isPermaLink="true">http://www.alse.fr/Expert-VHDL.html</guid>
		<dc:date>2026-10-29T12:05:15Z</dc:date>
		<dc:format>text/html</dc:format>
		<dc:language>fr</dc:language>
		
		



		<description>&lt;p&gt;&#171; Expert &lt;abbr title=&#034;VHDL = VHSIC Hardware Description Language. Ce Langage de Description Mat&#233;rielle (normalis&#233; IEEE 1076) issu du programme du d&#233;partement am&#233;ricain de la d&#233;fense &#171; VHSIC &#187; (1980), &#233;tait destin&#233; au d&#233;part &#224; d&#233;crire sans ambigu&#239;t&#233; le comportement de ces circuits rapides. Aujourd'hui, il c&#232;de graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilis&#233; (surtout dans la conception FPGA).&#034;&gt;VHDL&lt;/abbr&gt; &#187; est une formation avanc&#233;e sur le langage VHDL et son utilisation pour Concevoir et V&#233;rifier des syst&#232;me complexes.&lt;/p&gt;

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&lt;a href="http://www.alse.fr/-VHDL-.html" rel="directory"&gt;VHDL&lt;/a&gt;


		</description>


 <content:encoded>&lt;div class='rss_texte'&gt;&lt;h2 class=&#034;spip&#034;&gt;Pr&#233;sentation&lt;/h2&gt;
&lt;p&gt;La formation modulaire de 5 jours &#034;&lt;strong&gt;Expert &lt;abbr title=&#034;VHDL = VHSIC Hardware Description Language. Ce Langage de Description Mat&#233;rielle (normalis&#233; IEEE 1076) issu du programme du d&#233;partement am&#233;ricain de la d&#233;fense &#171; VHSIC &#187; (1980), &#233;tait destin&#233; au d&#233;part &#224; d&#233;crire sans ambigu&#239;t&#233; le comportement de ces circuits rapides. Aujourd'hui, il c&#232;de graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilis&#233; (surtout dans la conception FPGA).&#034;&gt;VHDL&lt;/abbr&gt;&lt;/strong&gt;&#034; est destin&#233;e aux ing&#233;nieurs utilisant &lt;em class=&#034;spip&#034;&gt;d&#233;j&#224; &lt;/em&gt; ce langage et qui souhaitent en tirer un meilleur parti gr&#226;ce aux fonctionnalit&#233;s avanc&#233;es du langage (dont VHDL 2008) et aux r&#233;centes additions que sont les librairies alternatives &lt;strong&gt;OSVVM &lt;/strong&gt; et &lt;strong&gt;UVVM&lt;/strong&gt;. Ce training permet d'am&#233;liorer la productivit&#233; mais aussi la qualit&#233; et la fiabilit&#233; des projets. &lt;br class='manualbr' /&gt;Il comprend deux modules distincts :&lt;/p&gt;
&lt;ul class=&#034;spip&#034; role=&#034;list&#034;&gt;&lt;li&gt; &lt;strong&gt;Expert VHDL Design&lt;/strong&gt; (2 jours) pour approfondir l'utilisation avanc&#233;e du langage VHDL pour la conception (code RTL) et am&#233;liorer la fiabilit&#233; et la r&#233;utilisation. Une partie V&#233;rification Unitaire est incluse, qui comprend m&#234;me une introduction aux m&#233;thodes de v&#233;rification par assertions (&lt;abbr title=&#034;Assertion-Based Verification. _ M&#233;thodologie qui s'appuie sur les Assertions (et les Propri&#233;t&#233;s) pour am&#233;liorer et faciliter la V&#233;rification.&#034;&gt;ABV&lt;/abbr&gt;).&lt;/li&gt;&lt;li&gt; &lt;strong&gt;Expert VHDL Verification&lt;/strong&gt; (3 jours) est ax&#233; sur l'ensemble de la M&#233;thodologie de V&#233;rification qui peut &#234;tre mise en &#339;uvre avec VHDL : d&#233;veloppement de bancs de test sophistiqu&#233;s, mod&#233;lisation comportementale, et toutes les techniques de v&#233;rification fonctionnelle. Cette partie comprend d&#233;sormais une introduction &#224; &lt;strong&gt;OSVVM &lt;/strong&gt; et &#224; &lt;strong&gt;UVVM&lt;/strong&gt;.&lt;/li&gt;&lt;/ul&gt;
&lt;p&gt;Il est &lt;em class=&#034;spip&#034;&gt;tr&#232;s fortement recommand&#233;&lt;/em&gt; de suive ces deux modules Expert &#034;Conception&#034; + &#034;V&#233;rification&#034; ensemble. En effet, on ne peut pas suivre la partie &#034;V&#233;rification&#034; seule, car la partie &#034;Conception&#034; contient notamment une introduction aux Assertions qui est essentielle aussi pour la V&#233;rification !&lt;/p&gt;
&lt;p&gt;Important : il y a des pr&#233;-requis pour participer &#224; cette formation avanc&#233;e : avoir suivi le cours fondamental &#8220;Comprehensive VHDL&#8221; (ou d'avoir assimil&#233; toutes ces comp&#233;tences par un autre biais) et acquis d&#233;j&#224; de l'exp&#233;rience.
En cas de doute, n'h&#233;sitez pas &#224; consulter nos ing&#233;nieurs pour d&#233;terminer si vous avez bien les acquis pr&#233;alables n&#233;cessaires.&lt;/p&gt;
&lt;p&gt;Les &lt;strong&gt;Exercices Pratiques&lt;/strong&gt;, &#233;l&#233;ments cl&#233;s du succ&#232;s de ces formations, sont indispensables pour un r&#233;el apprentissage. Ils repr&#233;sentent environ 50% de l'enseignement.&lt;/p&gt;
&lt;p&gt;Les &lt;strong&gt;Instructeurs ALSE&lt;/strong&gt; sont aussi et surtout des &lt;strong&gt;Experts&lt;/strong&gt; en Conception et en V&#233;rification qui utilisent &#224; journ&#233;e enti&#232;re les Langages et les M&#233;thodologies qu'ils enseignent, pour d&#233;velopper des syst&#232;mes complexes et performants. Ils savent partager leur savoir-faire avec passion et sont particuli&#232;rement appr&#233;ci&#233;s des participants.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Objectifs p&#233;dagogiques&lt;/h2&gt;
&lt;p&gt;Approfondissement des connaissances du langage VHDL pour une utilisation en Conception avanc&#233;e et en V&#233;rification de haut niveau.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Contenu de la formation&lt;/h2&gt;
&lt;p&gt;Reportez-vous au descriptif d&#233;taill&#233; disponible ci-dessous.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Connaissances requises&lt;/h2&gt;
&lt;p&gt;Pour tirer le meilleur parti de ce cours, la participation pr&#233;alable au cours &lt;em class=&#034;spip&#034;&gt;Comprehensive VHDL&lt;/em&gt; (ou &#233;quivalent) est tr&#232;s fortement recommand&#233;e. Les participants au cours Expert VHDL Design doivent avoir ces connaissances ainsi qu'une exp&#233;rience pratique d'au moins six mois. &lt;br class='manualbr' /&gt;En cas de doute, consultez nos instructeurs pour v&#233;rifier l'&#233;tat de vos connaissances.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Support de cours&lt;/h2&gt;
&lt;p&gt;Les manuels de formation Doulos sont r&#233;put&#233;s pour &#234;tre les plus d&#233;taill&#233;s et les plus faciles d'utilisation. Leur style, leur contenu et leur exhaustivit&#233; sont uniques dans le monde de la formation &lt;abbr title=&#034;Hardware Description Language. Langage de Description Mat&#233;rielle : qui permet de mod&#233;liser et de concevoir des circuits logiques en d&#233;crivant leur comportement. Les principaux HDL utilis&#233;s &#224; ce jour sont : VHDL, Verilog, et SystemVerilog.&#034;&gt;HDL&lt;/abbr&gt;. Ils sont souvent utilis&#233;s comme r&#233;f&#233;rence apr&#232;s avoir suivi les cours de formation. Sont compris dans la formation :&lt;/p&gt;
&lt;ul class=&#034;spip&#034; role=&#034;list&#034;&gt;&lt;li&gt; Le Manuel de cours, index&#233; constituant un Manuel de R&#233;f&#233;rence complet.&lt;/li&gt;&lt;li&gt; Le Cahier des Exercices Pratiques, rempli d'exemples concrets pour vous aider &#224; mettre en &#339;uvre vos connaissances.
A noter : le Doulos &#171; Golden Reference Guide VHDL &#187;, aide-m&#233;moire VHDL complet et pratique (syntaxe, s&#233;mantique et astuces) peut &#234;tre acquis s&#233;par&#233;ment (il est fourni avec la formation de base).&lt;/li&gt;&lt;/ul&gt;&lt;h2 class=&#034;spip&#034;&gt;Structure et contenu&lt;/h2&gt;
&lt;p&gt;Reportez-vous &#224; la description d&#233;taill&#233;e accessible ici.&lt;/p&gt;&lt;/div&gt;
		
		</content:encoded>


		
		<enclosure url="http://www.alse.fr/sites/alse.fr/IMG/pdf/_expvhdl_descr.pdf" length="136686" type="application/pdf" />
		

	</item>
<item xml:lang="fr">
		<title>Bonne Ann&#233;e !</title>
		<link>http://www.alse.fr/Bonne-Annee.html</link>
		<guid isPermaLink="true">http://www.alse.fr/Bonne-Annee.html</guid>
		<dc:date>2025-01-08T08:36:38Z</dc:date>
		<dc:format>text/html</dc:format>
		<dc:language>fr</dc:language>
		
		



		<description>
&lt;p&gt;https://alse-fr.com Toute l'&#233;quipe A.L.S.E vous pr&#233;sente ses Meilleurs Voeux&#8230; &#8230;en attendant de vous accompagner dans vos Projets FPGA et Syst&#232;mes embarqu&#233;s ! Notez notre nouvelle adresse ! ALSE 38b avenue Ren&#233; Coty 75014 PARIS +33 (0)1 84 16 32 32 - FPGA.fr - ALSE.fr&lt;/p&gt;


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&lt;a href="http://www.alse.fr/-NewsLetter-.html" rel="directory"&gt;NewsLetter&lt;/a&gt;


		</description>


 <content:encoded>&lt;div class='rss_texte'&gt;&lt;div class='spip_document_151 spip_document spip_documents spip_document_image spip_documents_center spip_document_center'&gt;
&lt;figure class=&#034;spip_doc_inner&#034;&gt;
&lt;a href=&#034;https://alse-fr.com&#034; class=&#034;spip_out spip_doc_lien&#034;&gt; &lt;img src='http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L500xH348/hny2026balse800-b0159.jpg?1782754102' width='500' height='348' alt=' ' /&gt;&lt;/a&gt;
&lt;/figure&gt;
&lt;/div&gt;
&lt;p&gt;&lt;strong&gt;Toute l'&#233;quipe A.L.S.E vous pr&#233;sente ses Meilleurs Voeux&#8230;&lt;/strong&gt;&lt;/p&gt;
&lt;p&gt;&#8230;en attendant de vous accompagner dans vos &lt;a href=&#034;https://www.alse-fr.com&#034; class=&#034;spip_out&#034; rel=&#034;external&#034;&gt;Projets FPGA et Syst&#232;mes embarqu&#233;s&lt;/a&gt; !&lt;/p&gt;
&lt;p&gt;Notez notre &lt;strong&gt;nouvelle adresse&lt;/strong&gt; !&lt;/p&gt;
&lt;p&gt;ALSE 38b avenue Ren&#233; Coty 75014 PARIS&lt;br class='manualbr' /&gt;+33 (0)1 84 16 32 32 - &lt;abbr title=&#034;Field Programmable Gate Array. Composants &#233;lectroniques standard que l'utilisateur &#171; personnalise &#187; en utilisant des langages HDL pour impl&#233;menter des fonctions logiques sp&#233;cifiques de son choix. Un fichier de programmation permet (souvent &#224; la mise sous tension) au composant de se configurer et d'avoir le fonctionnement voulu par le concepteur.&#034;&gt;FPGA&lt;/abbr&gt;.fr - ALSE.fr&lt;/p&gt;&lt;/div&gt;
		
		</content:encoded>


		

	</item>
<item xml:lang="fr">
		<title>Embedded Security for C/C++ developers</title>
		<link>http://www.alse.fr/Embedded-Security-for-C-C-developers.html</link>
		<guid isPermaLink="true">http://www.alse.fr/Embedded-Security-for-C-C-developers.html</guid>
		<dc:date>2023-01-16T08:14:29Z</dc:date>
		<dc:format>text/html</dc:format>
		<dc:language>fr</dc:language>
		
		



		<description>&lt;p&gt;Formation &#171; Embedded Security for C/C++ developers &#187; de trois jours.&lt;/p&gt;
&lt;p&gt;Cette formation est disponible &#224; distance (&#171; OnLine &#187;) et les exercices se font &#224; distance sur une ferme de syst&#232;mes embarqu&#233;s.&lt;/p&gt;

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&lt;a href="http://www.alse.fr/-Embarque-.html" rel="directory"&gt;Embarqu&#233;&lt;/a&gt;


		</description>


 <content:encoded>&lt;div class='rss_texte'&gt;&lt;h2 class=&#034;spip&#034;&gt;Introduction&lt;/h2&gt;
&lt;p&gt;Les microcontr&#244;leurs embarqu&#233;s sont d&#233;sormais universellement utilis&#233;s dans la plupart des syst&#232;mes &#233;lectroniques : des simples capteurs aux composants automobiles les plus sophistiqu&#233;s en passant par les applications grand public.&lt;br class='manualbr' /&gt;Les probl&#232;mes de s&#233;curit&#233; et vuln&#233;rabilit&#233;s affectant les grands r&#233;seaux d'ordinateurs sous Windows ou Linux (incluant Linux embarqu&#233;) sont bien document&#233;s et pris en compte, mais les petits syst&#232;mes &#224; base de micro-contr&#244;leurs le sont beaucoup moins. Pourtant, ces syst&#232;mes sont de plus en plus communicants, parfois sur des r&#233;seaux &#224; tr&#232;s large &#233;chelle (comme Internet), ce qui conduit &#224; des vuln&#233;rabilit&#233;s tr&#232;s importantes et largement m&#233;sestim&#233;es par leurs concepteurs.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Pr&#233;-requis&lt;/h2&gt;
&lt;p&gt;La participation &#224; cette formation demande une connaissance pr&#233;alable importante du langage C (voire C++) et des architectures de syst&#232;mes embarqu&#233;s. En particulier, un niveau de base de familiarit&#233; avec les fonctions, les variables, les types de donn&#233;es, les op&#233;rateurs et les instructions. D'autres formations Doulos sont disponibles sur ces sujets.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Objectifs&lt;/h2&gt;&lt;ul class=&#034;spip&#034; role=&#034;list&#034;&gt;&lt;li&gt; Identifier les principales menaces et vuln&#233;rabilit&#233;s des syst&#232;mes embarqu&#233;s&lt;/li&gt;&lt;li&gt; Comment utiliser les standards d'encryption pour prot&#233;ger les donn&#233;es en transit et les donn&#233;es statiques.&lt;/li&gt;&lt;li&gt; Gestion des cl&#233;s et des certificats d'authentification&lt;/li&gt;&lt;li&gt; S&#233;curiser les communications avec TLS&lt;/li&gt;&lt;li&gt; &#201;crire du code C plus s&#251;r.&lt;/li&gt;&lt;li&gt; Standards de codage et outils d'analyse statique pour identifier les vuln&#233;rabilit&#233;s du code C.&lt;/li&gt;&lt;li&gt; Utiliser une M&#233;thodologie de D&#233;veloppement et un environnement s&#233;curis&#233;s.&lt;/li&gt;&lt;li&gt; Les ressources Hardware d&#233;di&#233;es &#224; la s&#233;curit&#233; des Syst&#232;mes embarqu&#233;s&lt;/li&gt;&lt;li&gt; Approches pour tester la s&#233;curit&#233; des applications embarqu&#233;es.&lt;/li&gt;&lt;/ul&gt;&lt;h2 class=&#034;spip&#034;&gt;Supports de cours&lt;/h2&gt;
&lt;p&gt;Les supports de cours Doulos ont acquis dans le monde une r&#233;putation de qualit&#233; et forment une base d'apprentissage solide. Ils constituent avec les cahiers d'exercices de v&#233;ritables ouvrages de r&#233;f&#233;rence utilisables &#224; la suite de la formation.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;P&#233;dagogie&lt;/h2&gt;
&lt;p&gt;Cette formation est d&#233;livr&#233;e par un Instructeur expert, qui est avant tout un sp&#233;cialiste tr&#232;s exp&#233;riment&#233; dans le Logiciel Embarqu&#233;, Linux etc&#8230;&lt;/p&gt;
&lt;p&gt;Le succ&#232;s de nos formations est aussi li&#233; &#224; la qualit&#233; des tr&#232;s nombreux exercices pratiques (qui repr&#233;sentent environ la moiti&#233; du temps). Ils mettent en pratique la th&#233;orie pas-&#224;-pas et progressivement, sur une plateforme hardware.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Programme de la formation&lt;/h2&gt;
&lt;p&gt;Reportez-vous au contenu d&#233;taill&#233; disponible dans le document ci-dessous.&lt;/p&gt;
&lt;h2 class=&#034;spip&#034;&gt;Pr&#233;-inscrivez-vous !&lt;/h2&gt;
&lt;p&gt;Si cette formation vous int&#233;resse, &lt;a href='http://www.alse.fr/Se-Pre-inscrire.html' class=&#034;spip_in&#034;&gt;demandez-nous un dossier complet&lt;/a&gt;.&lt;/p&gt;&lt;/div&gt;
		
		</content:encoded>


		
		<enclosure url="http://www.alse.fr/sites/alse.fr/IMG/pdf/embedsecurity_description.pdf" length="119115" type="application/pdf" />
		

	</item>
<item xml:lang="fr">
		<title>V&#233;rification</title>
		<link>http://www.alse.fr/Verification-111.html</link>
		<guid isPermaLink="true">http://www.alse.fr/Verification-111.html</guid>
		<dc:date>2023-01-05T13:53:08Z</dc:date>
		<dc:format>text/html</dc:format>
		<dc:language>fr</dc:language>
		
		<enclosure url="http://www.alse.fr/sites/alse.fr/IMG/logo/uvmcode_1920-2.jpg" length="352443" type="image/jpeg" />


		<dc:subject>CycloShow</dc:subject>

		<description>&lt;p&gt;Depuis toujours, la V&#233;rification est la partie dominante et la plus co&#251;teuse des projets ASIC. &lt;br class='manualbr' /&gt;Mais c'est d&#233;sormais le cas de la plupart des projets FPGAs ! Langages, M&#233;thodologies, Comp&#233;tences, Outils&#8230;&lt;br class='manualbr' /&gt;Nous avons les formations (et les services) pour vous aider.&lt;/p&gt;

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		</description>


 <content:encoded>&lt;img src='http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L150xH50/uvmcode_1920-2-2002f.jpg?1782754103' class='spip_logo spip_logo_right' width='150' height='50' alt=&#034;&#034; /&gt;
		
		</content:encoded>


		

	</item>
<item xml:lang="fr">
		<title>Pourquoi se former ?</title>
		<link>http://www.alse.fr/Pourquoi-se-former.html</link>
		<guid isPermaLink="true">http://www.alse.fr/Pourquoi-se-former.html</guid>
		<dc:date>2023-01-05T13:21:40Z</dc:date>
		<dc:format>text/html</dc:format>
		<dc:language>fr</dc:language>
		
		<enclosure url="http://www.alse.fr/sites/alse.fr/IMG/logo/keeplearning_1920.jpg" length="416479" type="image/jpeg" />


		<dc:subject>CycloShow</dc:subject>

		<description>&lt;p&gt;Pour acc&#233;der &#224; des m&#233;tiers passionnants&#8230; avec un profil tr&#232;s recherch&#233; ! ou pour faire du meilleur travail, plus facilement.&lt;/p&gt;
&lt;p&gt;&lt;strong&gt; &lt;em class=&#034;spip&#034;&gt;Keep Learning !&lt;/em&gt; &lt;/strong&gt;&lt;/p&gt;

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		</description>


 <content:encoded>&lt;img src='http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L150xH84/keeplearning_1920-89052.jpg?1782754103' class='spip_logo spip_logo_right' width='150' height='84' alt=&#034;&#034; /&gt;
		&lt;div class='rss_texte'&gt;&lt;p&gt;Compar&#233;e &#224; d'autres m&#233;tiers, la Conception des Syst&#232;mes Num&#233;riques est finalement d'une complexit&#233; raisonnable, et accessible au plus grand nombre. Pourtant, ce savoir-faire est actuellement tr&#232;s recherch&#233;, &#224; tel point que des programmes Europ&#233;ens sont en train de voir le jour pour combler ce retard.&lt;/p&gt;
&lt;p&gt;ALSE est un Organisme de Formation Certifi&#233; Qualiopi &#171; Actions de Formation &#187;, vous pouvez consulter notre certificat ici :&lt;/p&gt;
&lt;div class='spip_document_148 spip_document spip_documents spip_document_file spip_document_avec_legende' data-legende-len=&#034;57&#034; data-legende-lenx=&#034;x&#034;
&gt;
&lt;figure class=&#034;spip_doc_inner&#034;&gt;
&lt;a href='http://www.alse.fr/sites/alse.fr/IMG/pdf/certificats_2022_2025.pdf' class=&#034; spip_doc_lien&#034; title='PDF - 749.3 kio' type=&#034;application/pdf&#034;&gt;&lt;img src='http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L64xH64/pdf-b8aed.svg?1782753873' width='64' height='64' alt='' /&gt;&lt;/a&gt;
&lt;figcaption class='spip_doc_legende'&gt; &lt;div class='spip_doc_titre crayon document-titre-148 '&gt;&lt;strong&gt;Certificat Qualiopi ALSE
&lt;/strong&gt;&lt;/div&gt; &lt;div class='spip_doc_descriptif crayon document-descriptif-148 '&gt;Certificats Qualiopi 2022-2028
&lt;/div&gt; &lt;/figcaption&gt;&lt;/figure&gt;
&lt;/div&gt;
&lt;p&gt;.&lt;/p&gt;
&lt;p&gt;Sans surprise, la condition incontournable pour concevoir des Syst&#232;mes Num&#233;riques est d'en ma&#238;triser sans faille tous les fondamentaux. Et malheureusement, contrairement &#224; d'autres domaines, la formation initiale est mauvaise ou inexistante, la litt&#233;rature est affligeante, et l'apprentissage par l'exp&#233;rience ne fonctionne pas !&lt;/p&gt;
&lt;p&gt;C'est pourquoi depuis 25 ans nous avons form&#233; plusieurs milliers d'Ing&#233;nieurs avec succ&#232;s, tout en &#233;tant le premier utilisateur de ce que nous enseignons, puisque notre premier m&#233;tier est celui de &lt;em class=&#034;spip&#034;&gt;Design House&lt;/em&gt;.&lt;/p&gt;
&lt;p&gt;Nous pouvons, en seulement cinq jours, vous enseigner les bases solides de la conception &lt;abbr title=&#034;Field Programmable Gate Array. Composants &#233;lectroniques standard que l'utilisateur &#171; personnalise &#187; en utilisant des langages HDL pour impl&#233;menter des fonctions logiques sp&#233;cifiques de son choix. Un fichier de programmation permet (souvent &#224; la mise sous tension) au composant de se configurer et d'avoir le fonctionnement voulu par le concepteur.&#034;&gt;FPGA&lt;/abbr&gt; en langage &lt;abbr title=&#034;VHDL = VHSIC Hardware Description Language. Ce Langage de Description Mat&#233;rielle (normalis&#233; IEEE 1076) issu du programme du d&#233;partement am&#233;ricain de la d&#233;fense &#171; VHSIC &#187; (1980), &#233;tait destin&#233; au d&#233;part &#224; d&#233;crire sans ambigu&#239;t&#233; le comportement de ces circuits rapides. Aujourd'hui, il c&#232;de graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilis&#233; (surtout dans la conception FPGA).&#034;&gt;VHDL&lt;/abbr&gt;, pratiquement sans pr&#233;-requis (par exemple si vous &#234;tes ing&#233;nieur logiciel).&lt;/p&gt;
&lt;p&gt;Si vous avez une exp&#233;rience en VHDL, nous pouvons vous apporter les comp&#233;tences en &lt;abbr title=&#034;Le premier Langage de Description Mat&#233;rielle (au m&#234;me titre que le VHDL qui l'a suivi quelques ann&#233;es apr&#232;s). Normalis&#233; IEEE 1364.&#034;&gt;Verilog&lt;/abbr&gt;+&lt;abbr title=&#034;SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &amp;#38; Verification Language). Il est appel&#233; &#224; remplacer aussi bien le Verilog (qu'il a absorb&#233;) que le VHDL &#224; qui il manque d&#233;sormais trop de choses dans le domaine de la V&#233;rification. C'est donc le Langage des 20 prochaines ann&#233;es et il est incontournable pour les projets complexes (m&#234;me FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fond&#233;e la M&#233;thodologie UVM.&#034;&gt;SystemVerilog&lt;/abbr&gt; en quatre jours.&lt;/p&gt;
&lt;p&gt;Se former avec ALSE : votre meilleur investissement !&lt;/p&gt;
&lt;div class='spip_document_126 spip_document spip_documents spip_document_image spip_documents_center spip_document_center spip_document_avec_legende' data-legende-len=&#034;17&#034; data-legende-lenx=&#034;&#034;
&gt;
&lt;figure class=&#034;spip_doc_inner&#034;&gt; &lt;a href='http://www.alse.fr/sites/alse.fr/IMG/jpg/keeplearning_800.jpg' class=&#034;spip_doc_lien mediabox&#034; type=&#034;image/jpeg&#034;&gt; &lt;img src='http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L500xH280/keeplearning_800-aa40b.jpg?1782754103' width='500' height='280' alt='' /&gt;&lt;/a&gt;
&lt;figcaption class='spip_doc_legende'&gt; &lt;div class='spip_doc_titre '&gt;&lt;strong&gt;Keep learning !
&lt;/strong&gt;&lt;/div&gt; &lt;/figcaption&gt;&lt;/figure&gt;
&lt;/div&gt;&lt;/div&gt;
		
		</content:encoded>


		

	</item>
<item xml:lang="fr">
		<title>Embarqu&#233;</title>
		<link>http://www.alse.fr/Embarque-109.html</link>
		<guid isPermaLink="true">http://www.alse.fr/Embarque-109.html</guid>
		<dc:date>2022-12-07T10:25:12Z</dc:date>
		<dc:format>text/html</dc:format>
		<dc:language>fr</dc:language>
		
		<enclosure url="http://www.alse.fr/sites/alse.fr/IMG/logo/linuxcode_1920-2.jpg" length="568760" type="image/jpeg" />


		<dc:subject>CycloShow</dc:subject>

		<description>&lt;p&gt;Nous avons des formations pour les syst&#232;mes embarqu&#233;s, et notamment pour les processeurs ARM des &lt;abbr title=&#034;Field Programmable Gate Array. Composants &#233;lectroniques standard que l'utilisateur &#171; personnalise &#187; en utilisant des langages HDL pour impl&#233;menter des fonctions logiques sp&#233;cifiques de son choix. Un fichier de programmation permet (souvent &#224; la mise sous tension) au composant de se configurer et d'avoir le fonctionnement voulu par le concepteur.&#034;&gt;FPGA&lt;/abbr&gt; &lt;abbr title=&#034;System On Chip. Un composant qui contient sur la m&#234;me puce un (ou plusieurs) syst&#232;me(s) &#224; base de microprocesseur(s) ainsi que d'autres blocs logiques. Un SoC-FPGA est une puce qui contient &#224; la fois un/des Syst&#232;mes &#224; base de microprocesseurs &#171; en dur &#187; et une partie de Logique Programmable.&#034;&gt;SOC&lt;/abbr&gt;.&lt;/p&gt;
&lt;p&gt;C&#244;t&#233; Langages, nous avons des formations Embedded C et C++, Linux Embarqu&#233; &amp; Drivers, Linux Security&#8230; Et une formation YOCTO tr&#232;s compl&#232;te.&lt;/p&gt;

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		</description>


 <content:encoded>&lt;img src='http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L150xH50/linuxcode_1920-2-7044b.jpg?1782754103' class='spip_logo spip_logo_right' width='150' height='50' alt=&#034;&#034; /&gt;
		
		</content:encoded>


		

	</item>
<item xml:lang="fr">
		<title>Intel-FPGA</title>
		<link>http://www.alse.fr/Intel-FPGA.html</link>
		<guid isPermaLink="true">http://www.alse.fr/Intel-FPGA.html</guid>
		<dc:date>2022-12-07T10:18:59Z</dc:date>
		<dc:format>text/html</dc:format>
		<dc:language>fr</dc:language>
		
		<enclosure url="http://www.alse.fr/sites/alse.fr/IMG/logo/agilex3-2.jpg" length="269148" type="image/jpeg" />


		<dc:subject>CycloShow</dc:subject>

		<description>&lt;p&gt;ALSE a d&#233;velopp&#233; de nombreuses formations pratiques et modulaires pour faciliter l'adoption des circuits programmables Altera, devenus &lt;strong class=&#034;caractencadre2-spip spip&#034;&gt;Intel-&lt;abbr title=&#034;Field Programmable Gate Array. Composants &#233;lectroniques standard que l'utilisateur &#171; personnalise &#187; en utilisant des langages HDL pour impl&#233;menter des fonctions logiques sp&#233;cifiques de son choix. Un fichier de programmation permet (souvent &#224; la mise sous tension) au composant de se configurer et d'avoir le fonctionnement voulu par le concepteur.&#034;&gt;FPGA&lt;/abbr&gt;&lt;/strong&gt;. Depuis les environnements de d&#233;veloppement jusqu'au Langage SDC en passant par les processeurs embarqu&#233;s, nous vous aidons &#224; r&#233;ussir vos projets les plus complexes.&lt;/p&gt;

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		</description>


 <content:encoded>&lt;img src='http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L150xH50/agilex3-2-c38af.jpg?1782754103' class='spip_logo spip_logo_right' width='150' height='50' alt=&#034;&#034; /&gt;
		
		</content:encoded>


		

	</item>
<item xml:lang="fr">
		<title>Conception</title>
		<link>http://www.alse.fr/Conception.html</link>
		<guid isPermaLink="true">http://www.alse.fr/Conception.html</guid>
		<dc:date>2022-12-07T10:16:46Z</dc:date>
		<dc:format>text/html</dc:format>
		<dc:language>fr</dc:language>
		
		<enclosure url="http://www.alse.fr/sites/alse.fr/IMG/logo/workbench1920.jpg" length="325052" type="image/jpeg" />


		<dc:subject>CycloShow</dc:subject>

		<description>&lt;p&gt;Formations &lt;abbr title=&#034;VHDL = VHSIC Hardware Description Language. Ce Langage de Description Mat&#233;rielle (normalis&#233; IEEE 1076) issu du programme du d&#233;partement am&#233;ricain de la d&#233;fense &#171; VHSIC &#187; (1980), &#233;tait destin&#233; au d&#233;part &#224; d&#233;crire sans ambigu&#239;t&#233; le comportement de ces circuits rapides. Aujourd'hui, il c&#232;de graduellement le pas au SystemVerilog mais il reste encore aujourd'hui utilis&#233; (surtout dans la conception FPGA).&#034;&gt;VHDL&lt;/abbr&gt;, &lt;abbr title=&#034;Property Specification Language. Normalis&#233; IEEE 1850 et maintenant int&#233;gr&#233; au VHDL-2008, ce langage permet de d&#233;crire Propri&#233;t&#233;s et Assertions pour la M&#233;thodologie de V&#233;rification par Assertions (Assertion Based Verification). PSL est relativement simple &#224; ma&#238;triser (formation de 2 jours) et constitue une aide consid&#233;rable pour la V&#233;rification des circuits logiques. On trouve un &#233;quivalent &#224; PSL &#224; l'int&#233;rieur du langage SystemVerilog (SVA).&#034;&gt;PSL&lt;/abbr&gt;, &lt;abbr title=&#034;Le premier Langage de Description Mat&#233;rielle (au m&#234;me titre que le VHDL qui l'a suivi quelques ann&#233;es apr&#232;s). Normalis&#233; IEEE 1364.&#034;&gt;Verilog&lt;/abbr&gt;, &lt;abbr title=&#034;SystemVerilog (IEEE std 1800) est le premier HDVL (Hardware Description &amp;#38; Verification Language). Il est appel&#233; &#224; remplacer aussi bien le Verilog (qu'il a absorb&#233;) que le VHDL &#224; qui il manque d&#233;sormais trop de choses dans le domaine de la V&#233;rification. C'est donc le Langage des 20 prochaines ann&#233;es et il est incontournable pour les projets complexes (m&#234;me FPGA), pour les ASICs et pour les SOCs. SystemVerilog est le langage sur lequel est fond&#233;e la M&#233;thodologie UVM.&#034;&gt;SystemVerilog&lt;/abbr&gt;, &lt;abbr title=&#034;Universal Verification Methodology. C'est la convergence d&#233;finitive et Universelle de nombreuses M&#233;thodologies de V&#233;rifications propri&#233;taires qui l'ont pr&#233;c&#233;d&#233;e (eRM, URM, AVM, OVM, RVM, et VMM), et la seule appel&#233;e &#224; perdurer. Elle est construite sur la partie &#171; Objet &#187; (Classes) du SystemVerilog. UVM est complexe et difficile &#224; apprendre et ma&#238;triser.&#034;&gt;UVM&lt;/abbr&gt;, Tcl/Tk, SDC, SystemC, Embedded C, C++, Embedded Linux, Linux Kernel &amp; Drivers, Yocto etc&#8230; nous savons vous apporter la ma&#238;trise de tous ces langages.&lt;br class='manualbr' /&gt;Disponibles OnLine (&#224; distance), en inter- et en intra-entreprise (chez vous ou chez nous).&lt;/p&gt;

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		</description>


 <content:encoded>&lt;img src='http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L150xH80/workbench1920-5efa9.jpg?1782754104' class='spip_logo spip_logo_right' width='150' height='80' alt=&#034;&#034; /&gt;
		
		</content:encoded>


		

	</item>
<item xml:lang="fr">
		<title>Design Center &amp; IPs</title>
		<link>http://www.alse.fr/FPGA-106.html</link>
		<guid isPermaLink="true">http://www.alse.fr/FPGA-106.html</guid>
		<dc:date>2022-12-07T10:13:45Z</dc:date>
		<dc:format>text/html</dc:format>
		<dc:language>fr</dc:language>
		
		<enclosure url="http://www.alse.fr/sites/alse.fr/IMG/logo/ipchess_1920.jpg" length="718149" type="image/jpeg" />


		<dc:subject>CycloShow</dc:subject>

		<description>&lt;p&gt;ALSE est Leader en France pour les formations sur les Syst&#232;mes Num&#233;riques. Mais notre &lt;strong&gt;premier m&#233;tier&lt;/strong&gt; est la &lt;strong&gt;Conception&lt;/strong&gt; ! Cliquez dans ce panneau pour visiter notre site (en Anglais) d&#233;di&#233; &#224; notre activit&#233; de Conception (Design) et de Propri&#233;t&#233;s Intellectuelles (IPs).&lt;/p&gt;

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		</description>


 <content:encoded>&lt;img src='http://www.alse.fr/sites/alse.fr/local/cache-vignettes/L150xH79/ipchess_1920-2bab3.jpg?1782754104' class='spip_logo spip_logo_right' width='150' height='79' alt=&#034;&#034; /&gt;
		
		</content:encoded>


		

	</item>



</channel>

</rss>