VHDL : 2017...

Le langage VHDL (IEEE std 1076) est toujours utilisé pour la conception et la vérification de base, surtout en Europe et pour les composants programmables.

Dans l’absolu, VHDL est désormais détrôné par SystemVerilog qui, seul, permet d’adresser les projets les plus complexes dont les ASIC et SOC, et en particulier les aspects de Modélisation et de Vérification.

Mais du fait de ses avantages pour la conception FPGA sur le Verilog (plus ancien et moins riche), le langage VHDL reste encore très utilisé dans de nombreuses entreprises, notamment en Europe et dans certaines parties du monde.
Pour de nombreux projets et dans de nombreux contextes, le VHDL reste parfaitement viable.

Il est hélas toujours particulièrement mal enseigné malgré plus de 25 ans d’existence et nous continuons de combler les lacunes avec nos formations reconnues dans le monde entier, et dont la plupart de nos IPs sont le témoignage de l’efficacité.
Nous enseignons le VHDL comme un Outil de Conception Matérielle (HDL) : le réduire à un langage informatique est une hérésie. Une partie importante de nos formations VHDL est en fait consacrée aux techniques de conception CPLD/FPGA/ASIC.

La plupart des grandes entreprises envoient depuis longtemps chez ALSE leurs nouveaux ingénieurs acquérir des bases solides et les bonnes pratiques de codage.
Nous avons également publié sur notre site en Anglais des Règles de Codage ainsi que différents éléments utiles à l’utilisateur du VHDL.

Nous avons deux grandes Formations VHDL Modulaires :

  1. Comprehensive VHDL
  2. Expert VHDL

La première est accessible sans connaissance préalable, mais elle reste absolument recommandée à ceux qui n’ont qu’une connaissance scolaire ou « expérimentale » du langage.

La seconde est réservée à ceux qui ont déjà acquis de solides connaissances théoriques et pratiques.

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