Verilog Primer (pour utilisateurs VHDL)

1 jour intensif

« Verilog Primer (pour utilisateurs VHDL) » est un cours de conversion intensif concentré en une seule journée (pour le cours public) qui enseigne l’utilisation du langage de programmation Verilog pour mener à bien les projets de conception FPGA et ASIC. Il prépare l’accès au langage SystemVerilog.

Présentation

"Verilog Primer (pour utilisateurs VHDL)" est un cours de conversion intensif concentré en une seule journée qui enseigne l’utilisation du langage de description matérielle (HDL) Verilog pour les projets de FPGA et ASIC.

Ce cours est destiné aux personnes qui ont déjà suivi le cours Comprehensive VHDL ou qui ont déjà une bonne expérience de conception avec le langage VHDL. En mettant en évidence les similarités et les différences entre les langages VHDL et Verilog et les flots de conception associés, l’apprentissage du langage Verilog est rapide et permet de concentrer en une seule journée une formation dont la durée normale est de deux jours.

A noter : la maîtrise du langage Verilog est un pré-requis indispensable avant d’aborder les formations SystemVerilog.

Malgré sa courte durée, ce cours procure une excellente maîtrise du langage Verilog, il permet de comprendre, modifier, améliorer et vérifier tout code existant, et il permet d’utiliser Verilog pour toutes les tâches de Conception et de Vérifications assurées par le VHDL.

Les participants peuvent utiliser les outils de conception de leur choix durant les applications pratiques qui occupent environ 50 % du temps de la formation. Il est également possible à distance d’utiliser Doulos EDA Playground. Ces exercices soigneusement préparés sont fondamentaux pour l’acquisition des connaissances.

À qui est destinée cette formation ?

  • Aux ingénieurs ayant déjà une pratique du langage VHDL et qui souhaitent maîtriser le langage Verilog.
  • Aux ingénieurs désireux d’évoluer ensuite vers le SystemVerilog.

Connaissances requises

Les participants doivent avoir des compétence en conception en langage VHDL.

Qu’apprendrez-vous ?

  • Les différences et similarités entre VHDL et Verilog.
  • Les particularités et les concepts propres au Verilog.
  • Comment utiliser le langage Verilog efficacement pour la conception RTL et la synthèse logique.
  • Comment concevoir des bancs tests efficaces en Verilog pour vérifier les designs.
  • Comment éviter les pièges nombreux et classiques du Verilog.
  • Un style de codage efficace et sûr.

Les Supports de cours

Les manuels de formation Doulos sont réputés pour être les plus détaillés et les plus faciles d’utilisation. Leur style, leur contenu et leur exhaustivité sont uniques dans le monde de la formation. Ils sont souvent utilisés comme référence après avoir suivi les cours de formation. Sont compris dans la formation :

  • Le Classeur de cours, indexé, qui constitue un Manuel de Référence complet.
  • Le Cahier des Exercices pratiques, pour mettre en œuvre les connaissances, avec les fichiers source, les scripts et les solutions
  • Le Doulos « Golden Reference Guide », mémento complet sur le Langage, la syntaxe, la sémantique et les astuces.

Maintenant disponible à distance !

Cette formation est depuis plusieurs années disponible en télé-enseignement (à distance).

Contactez sans attendre ALSE si ce training vous intéresse !

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