Formations ALSE (France)

Stratix 10 & Agilex Optimization

2017-10-13T15:50:23Z

Cette formation « Optimisation » s'adresse précisément aux concepteurs RTL qui apprendront à analyser puis à modifier en profondeur le code RTL afin de l'optimiser pour l'architecture HyperFlex des familles les plus récentes (Stratix 10 et Agilex).

Présentation

Tirer pleinement parti de l'architecture HyperFlex des familles Intel-FPGA Stratix 10 et maintenant Agilex demande à transformer en profondeur le code RTL.

Les transformations nécessaires sont souvent complexes et mettent en œuvre des techniques très particulières et peu appliquées jusque là dans le monde FPGA.

Cette formation est donc très atypique. Elle enseigne des techniques d'optimisation et de codage très avancées, qui peuvent aussi se révéler utiles pour des familles FPGA plus « traditionnelles ».

Connaissances requises pour Stratix 10 & Agilex Optimization

Parfaites connaissances préalables du flot Intel-FPGA (notre formation Quartus de 5 jours).
Avoir suivi le module « HyperFlex - Essential »
Être un concepteur RTL très confirmé.
Si possible connaître le SystemVerilog (recommandé mais pas indispensable).

Description détaillée

Le document ci-dessous vous permet de consulter le détail de cette formation.

Stratix 10 & Agilex - Essential

2017-10-13T15:19:47Z

Cette première formation est indispensable pour comprendre et utiliser l'architecture HyperFlex et les outils des FPGA Intel Stratix 10 et Agilex.
Un module avancé lui fait suite.

Présentation

L'architecture HyperFlex des familles Intel-FPGA Stratix 10 (14 nm tri-gate) et Agilex (Intel7) est très différente de toutes les précédentes familles FPGAs.

Elle exige d'utiliser la version « Pro » de Quartus, avec un flot de conception très fortement impacté et l'apparition de nouveaux concepts (comme l'Hyper-retiming et l'Hyper-optimisation) et de nouveaux outils (comme le Fast-Forward Compiler).

En supposant que vous maîtrisiez déjà les technologies antérieures (comme au travers de notre formation Quartus de 5 jours), nous proposons deux modules dédiés à ces nouvelles familles :

Ce premier module « Essential » d'un jour qui enseigne l'architecture, les concepts et l'utilisation des outils.

Un deuxième module « Optimisation » d'un jour pour apprendre à modifier et optimiser vos designs afin de tirer le meilleur parti de l'architecture HyperFlex.

Connaissances requises pour Stratix 10 & Agilex - Essential

Parfaites connaissances préalables du flot Altera (notre formation Quartus de 5 jours). Si vous n'avez pas ces compétences, il faut nécessairement les acquérir préalablement.

Description détaillée

Le document ci-dessous vous permet de consulter le détail de cette formation ainsi que les informations tarifaires.

Se pré-inscrire

2016-10-21T13:07:48Z

Interfaces Mémoires

2016-09-17T15:15:52Z

Présentation

Cette formation pratique et très dense est destinée à faire comprendre la technologie et les spécificités des différents types de mémoires modernes et comment en tirer le meilleur parti. Elle explique donc l'impact de ces technologies pour les applications FPGA/ASIC qui les utilisent, ainsi que les techniques de contrôle qui permettent d'atteindre les meilleures performances en fonction des différentes applications. De très nombreuses architectures sont passées en revue. Bien entendu, l'aspect de plus en plus complexe de gestion des timings côté composants et PCB est soigneusement abordé.

Le stagiaire mettra en pratique ces connaissances à travers plusieurs projets FPGA, la plupart sur des maquettes fonctionnelles.

A noter : même si la majorité des connaissances acquises est générique et indépendante des FPGAs, une partie importante reste consacrée aux composants et aux outils Intel-FPGA (ex Altera ) qui sont également utilisés lors des exercices pratiques.

Connaissances requises

Bonnes Connaissances de base en électronique numérique et conception FPGA.

SoC FPGAs (ARM cores)

2016-09-17T14:50:14Z

ARM-based SoC-FPGAs ? Maîtrisez… grâce à notre Formation modulaire !

L'ensemble du programme est conseillé à tous les ingénieurs Hardware et Software.

Ne démarrez pas un projet Altera SoC FPGA sans avoir suivi cette Formation !

Introduction

Les SoC-FPGAs Intel (Cyclone V, Arria V, Arria10, Stratix10…) qui embarquent les processeurs applicatifs ARM Cortex (A9-MP et Quad-core A53) représentent un saut majeur de technologie et de performance qui permet d'associer les bénéfices et la puissance de traitement des FPGAs avec les processeurs les plus puissants du marché, sur la même puce. De plus, la création et la gestion de périphériques logés dans la Logique Programmable a été un nouveau paradigme dans le monde de l'embarqué.
C'est pourquoi nous avons créé une formation modulaire de quatre jours qui permet dans ce temps réduit de prendre rapidement en main les concepts fondamentaux ainsi que les outils associés. Cette formation fournit également des applications complètes et typiques qui serviront de base solide à vos projets.

Objectifs et Contenu détaillé de la Formation

Nous vous invitons à télécharger le document ci-dessous dans lequel vous trouverez les informations détaillées.

Pédagogie

Théorie et Pratique alternent à travers de très nombreux exercices décrits pas-à-pas, implémentés et testés sur la plateforme DE10-Nano, disponible et facilement accessible.

Les aspects Matériel et Logiciel sont abordés dans ce stage pour permettre aux ingénieurs hardware et software d'avoir une vue des deux mondes, ce qui est indispensable pour concevoir un système embarqué efficace et optimisé.

Nios & Platform Designer (Qsys)

2016-09-17T14:40:16Z

Préambule

En raison de son âge, de la popularité qu'elle a eue, des évolutions technologiques, de la demande en constante diminution et d'autres facteurs, cette formation est désormais retirée de notre catalogue actif : nous ne programmons plus de sessions publiques systématiquement. Par contre, pour un nombre suffisant de personnes pour qui le contenu fait sens, nous pouvons envisager d'organiser des sessions spéciales.

Présentation

Le cursus de ce training se décompose en deux parties pour un total de cinq jours.

La première partie de trois jours concentre tout le savoir-faire fondamental pour démarrer la conception de Systèmes Embarqués avec Processeur Nios softcore : Présentation des différentes solutions Intel FPGA, construction de la plateforme hardware, paramétrage du processeur, choix et intégration des périphériques matériels, interconnexions et flots de communication etc… ainsi que les bases de l'utilisation des Environnements de Développement Logiciel Eclipse Nios EDS.

La deuxième partie, fortement orientée Hardware et destinée aux utilisateurs avancés, va plus loin en exposant les concepts hardware détaillés (système d'interconnexion Network On Chip Platform Designer, les différents bus (Avalon et AXI), la création de périphériques custom complexes, jusqu'à l'écriture de drivers dans la couche d'abstraction matérielle.

Cette formation est essentielle pour construire un Système et des Applications performants et fiables en tirant bénéfice des riches possibilités de l'architecture SoPC (construction de flots de données et d'une fabric efficaces, paramétrage des interconnexions et de flux, ajout de nouvelles instructions personnalisées au processeur ou encore mise en œuvre de l'accélération matérielle).

Théorie et Pratique alternent à travers de très nombreux exercices décrits pas-à-pas, implémentés et testés sur un Kit FPGA peu coûteux.

Les aspects Matériel et Logiciel sont abordés dans ce stage pour permettre aux ingénieurs hardware et software d'avoir une vue complète des deux mondes, ce qui est indispensable pour concevoir un système embarqué efficace et optimisé.

Pré-requis

Avoir besoin d'implémenter un System on Chip sur FPGA Intel.
Connaissances de base en Électronique Numérique et en Conception de Logique Programmable.
Connaissances de base (rudiments) en Langage C.
Pour la partie II « Expert » (2 derniers jours), il est obligatoire d'avoir suivi la Partie I (3 premiers jours) de la formation.

N.B : la formation « Conception avec Quartus » n'est pas un pré-requis et elle peut être suivie séparément.

Remarque : les Exercices pratiques de la formation utilisent un Kit FPGA peu coûteux.

Altera Quartus & FPGA Timings

2016-09-17T14:10:36Z

Présentation

L'environnement Quartus d'Altera (ex-Intel) est particulièrement riche et complet. Les deux difficultés pour maîtriser cet environnement et concevoir ces FPGAs : le nombre et la puissance des outils inclus et la maîtrise des aspects Timing (Compréhension des phénomènes physiques, Construction des Contraintes, mise en œuvre du Static Timing Analyzer et maîtrise du Langage SDC).
La version « Pro » est dédiée aux Arria 10 / Stratix 10 / et toutes les familles Agilex, mais on y retrouve tous les outils de la version « Std » et la formation proposée s'applique aux deux versions.
Les autres fabricants proposent des outils similaires basés sur les mêmes concepts, et utilisent le même langage (SDC).

Cette formation dense de quatre jours (2 + 2), assurée à distance, permet de maîtriser l'ensemble des connaissances indispensables du flot de conception. Elle est alignée en permanence sur la dernière version des outils et chaque chapitre est suivi d'un exercice pratique complet.

La première partie (deux jours) couvre l'ensemble des outils et de la méthodologie.

La deuxième partie (deux jours) permet de maîtriser les concepts complexes dont l'Analyse et les Contraintes Timing, ainsi que les techniques avancées et méthodes d'optimisation.
Cette partie est en fait très indépendante d'Altera même si les exercices sont pratiqués avec l'Analyseur de Timing de Quartus, et le savoir-faire sera applicable à tous les FPGAs du marché.

Il est pratiquement indispensable d'assister aux deux modules (car les concepts de base et les outils de vérification timing sont présentés en 1^re partie).

Connaissances requises

"Partie I" : Connaissances de base solides en électronique numérique et FPGAs.
"Partie II" : Expérience préalable très complète et pratique très fluide de l'ensemble des outils Altera/Intel-FPGA et/ou participation à la partie I.

Description détaillée

Le document ci-dessous vous permet de consulter le détail de cette formation ainsi que les informations tarifaires.