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2016-10-21T13:07:20Z

TLM-2.0 Modeling

2016-09-17T13:59:10Z

Overview

SystemC Modeling using TLM-2.0 is the authoritative industry standard 3-day training class teaching the final OSCI TLM-2.0 transaction-level modeling standard, which was itself released in June 2008. This class was developed by the authors of the IEEE 1666™ SystemC® Language Reference Manual and the TLM-2.0 User Manual.

This class builds on the Doulos Comprehensive SystemC class to prepare the engineer for practical project readiness using transaction-level modeling with SystemC and TLM-2.0. The OSCI TLM-2.0 standard enables interoperability between transaction-level models from different sources while allowing the fast simulation speed necessary for virtual prototyping. This class gives delegates the opportunity to hear the features of TLM-2.0 explained by people who worked at the heart of the OSCI standard development, and to practice their skills in coding a variety of common use cases.

Unique full working examples are provided as a starting point for your own experimentation and projects.

Because Doulos is independent, delegates can usually use their choice of design tools during the workshops. Workshops are based around carefully designed exercises to reinforce and challenge the extent of learning, and comprise approximately 50% of class time.

Doulos has a world-wide lead in independent SystemC know-how having been active in SystemC-based methods since 2000. We have delivered SystemC training and support to engineers in more than 170 companies world-wide - including direct involvement with methodology and tool developers in such companies as ARM, Cadence, CoWare, Mentor Graphics and Synopsys.

Who should attend ?

Hardware, software and systems engineers who have a good working knowledge of C++ and SystemC, and want to learn to use the OSCI TLM-2.0 standard.

What will you learn ?

How to apply your SystemC knowledge for effective transaction-level modeling
How to make best use of the features of the OSCI TLM-2.0 standard
How to use the TLM-2.0 interfaces, sockets and payload to build fast, interoperable models
How to trade off simulation speed against timing accuracy while retaining interoperability
How to model the features of common bus protocols

Pre-requisites

There are three necessary steps in the learning path to effective SystemC usage :

Step 1
C++ skills-gained by attending Essential C++ (or equivalent)
Step 2
SystemC skills - gained by attending Fundamentals of SystemC (or equivalent) _ Comprehensive SystemC comprises Essential C++ and Fundamentals of SystemC
Step 3
Transaction-level modeling skills - gained by attending SystemC Modeling Using TLM-2.0

Hardware or embedded software engineers with a background in Verilog, VHDL or C, will usually need to attend both Comprehensive SystemC and SystemC Modeling using TLM-2.0 within the space of a few weeks or months.

Engineers with an excellent working knowledge of C++ (or some other object-oriented programming language) may be able to fast-track some of the SystemC learning requirement. Please contact Doulos direct to discuss and assess your specific experience against the pre-requisites.

Training material

Doulos Course materials are renowned for being the most comprehensive and user friendly available. Their style, content and coverage is unique in the HDL training world, and has made them sought after resources in their own right. Fees include :

Fully indexed course notes creating a complete reference manual
Workbook full of practical examples and solutions to help you apply your knowledge
Doulos SystemC Golden Reference Guide for language, syntax, semantics and tips.

Comprehensive SystemC

2016-09-17T13:46:05Z

Présentation

Comprehensive SystemC™ est un cours de formation de 5 jours qui enseigne les bases du langage SystemC (une bibliothèque de classes C++) pour la modélisation au niveau système.

SystemC est habituellement utilisé pour modéliser des systèmes qui comprennent des parties matérielles et logicielles à un niveau d'abstraction transactionnel (TLM2.0).

Ce cours couvre le cœur du langage SystemC et ses applications à la modélisation au niveau transactionnel. Le cours satisfait au standard IEEE 1666-2005 et à la bibliothèque de classes SystemC 2.2.

Ce cours est divisé en deux parties. Les participants peuvent suivre soit l'intégralité du cours de 5 jours, ou bien n'assister qu'à la partie de description de base du langage SystemC. La participation aux deux parties est recommandée. Les participants ayant une très bonne connaissance de C++ peuvent se dispenser de suivre la première partie.

Essential C++ for SystemC (jours 1-2) permet de faire évoluer les participants de la connaissance de base du langage C à une bonne connaissance en C++ qui est la base du langage SystemC. Ceci est un moyen rapide et efficace pour passer d'une connaissance du langage C au langage C++.
Fundamentals of SystemC (jours 3-5) basé sur les connaissances acquises dans la première partie, enseigne l'application pratique de SystemC à la modélisation transactionnelle. Ce cours décrit l'utilisation de la bibliothèque de classe SystemC V2.2 et son application à la modélisation de systèmes, de communication et de matériel et logiciel au niveau transactionnel ainsi que l'implémentation matériel/logiciel.

Le module Fundamentals of SystemC propose une introduction au standard SystemC TLM-2.0. TLM-2.0 est davantage détaillé dans le cours SystemC Modeling using TLM-2.0.

Les applications pratiques utilisent des exercices sélectionnés pour renforcer l'efficacité de la formation. Ces exercices occupent 50% du temps de la formation.

Doulos a été actif dans la méthodologie SystemC depuis l'année 2000. Plus de 170 Sociétés ont été formées dans le monde entier y compris une participation directe avec les Sociétés de développement d'outils telle que ARM, Cadence, CoWare, Mentor Graphics et Synopsys.

Objectifs pédagogiques

Utiliser SystemC pour la modélisation de circuits numériques
Utiliser SystemC pour la modélisation système de haut niveau
Acquérir une expérience pratique dans l'utilisation des bibliothèques de classe SystemC.

Qu'apprendrez-vous ?

Les caractéristiques du langage C++ pour maîtriser SystemC.
Les techniques de programmation orientées objet telles qu'elles sont utilisées dans les bibliothèques de classes SystemC.
Le langage SystemC avec les types de données et « channels ».
Comment utiliser au mieux le simulateur systemC pour déboguer et valider vos modèles.
Comment aller de la modélisation RTL à la modélisation au niveau transactionnel.
Comment écrire des modèles au niveau transactionnel de structure de plateforme « System on chip ».
Comment maîtriser les modèles SystemC entre les niveaux d'abstraction.
Une introduction au standard SystemC TLM-2.0
Une vue d'ensemble de la synthèse à partir de SystemC (option)
Une vue d'ensemble de la bibliothèque de vérification SystemC SCV (option)

Connaissances requises

Essential C++ for SystemC (jours 1-2) Les participants ont besoin d'une connaissance de base du langage de programmation C en particulier des fonctions C, des variables, des types de données, des opérateurs et des états. Le cours s'applique également aux personnes n'ayant pas de connaissances préalables de C++, ou encore celles qui souhaitent rafraîchir leur connaissance de C++ ou pour les concepteurs de matériel connaissant VHDL ou Verilog.

Fundamentals of SystemC (jours 3-5) Une connaissance pratique de C++ et des concepts de programmation orienté objet est une nécessité. Une connaissance de base de la conception matériel est nécessaire. Il est nécessaire d'avoir suivi le cours Essential C++ ou un équivalent. Les participants avec une expérience C++ doivent vérifier leur connaissance avec le contenu du cours Essential C++. Le cours s'adresse aux ingénieurs de conception matériel, logicielle ou systèmes mais pour avoir le meilleur résultat, les participants devraient être des utilisateurs d'un langage de programmation (de préférence C++) ou d'un langage de programmation matériel (VHDL ou Verilog).

Contactez ALSE directement pour vous aider à évaluer votre expérience par rapport aux connaissances requises.

Support de cours

Les manuels de formation Doulos sont réputés pour être les plus détaillés et les plus facile d'utilisation. leur style, leur contenu et leur exhaustivité sont uniques dans le monde de la formation. Ils sont souvent utilisés comme référence après avoir suivi les cours de formation ; Sont compris dans la formation :

Le Manuel, indexé, qui constitue un Manuel de Référence complet.
Le Cahier des Exercices Pratiques, rempli d'exemples et d'applications pour vous aider à mettre en œuvre vos connaissances.
Le Doulos « Golden Reference Guide SystemC », aide-mémoire complet et pratique (syntaxe, sémantique et astuces).

Sessions

La demande en formation SystemC a, logiquement, très fortement diminué au cours des ans.
Aujourd'hui, nous n'organisons ces trainings que sur demande :

soit sur site (à partir de 4 personnes)
soit en sessions publiques si la demande est suffisante

Classes de Vérification SystemVerilog

2016-09-17T13:17:06Z

Présentation

SystemVerilog (IEEE 1800™) est le « super-langage » qui succède au langage Verilog pour la description matérielle (HDL) mais surtout pour la Verification (HVL).

On peut le décomposer en plusieurs parties qui répondent à des besoins et à des utilisations complémentaires :

La partie « Design », base du langage, indispensable pour la conception et la vérification unitaire.
La partie « Objet » ou Classes SystemVerilog pour Vérification (cette formation)
La partie "Méthodologie de Vérification" Enhanced UVM Adopter.

Cette formation de deux jours fait donc le lien entre les formations SystemVerilog for Design (de 3 jours) et Enhanced UVM Adopter class (4 jours) dont elle est une introduction indispensable.

Encadrement et Pédagogie

Les Instructeurs ALSE sont aussi et surtout des Experts en Conception qui savent partager leur savoir-faire avec passion et sont particulièrement appréciés des participants.

Les Exercices pratiques occupent environ 50 % du temps de la formation.
Progressifs, efficaces et encadrés, ils sont des éléments clés du succès de ces formations et sont indispensables au processus d'apprentissage. Ils forment aussi la base d'exemples pratiques ré-utilisables dans les projets réels. Ils assurent enfin un contrôle continu de l'acquisition des compétences.

Objectifs pédagogiques

Apprendre et maîtriser la partie « Objets » du langage SystemVerilog (classes).
Appliquer ce savoir pour les Classes de Vérification et la génération de Stimuli aléatoires contraints.
Découvrir les principes des Librairies Méthodologiques de Vérification.

Connaissances préalables requises

Une connaissance préalable du langage SystemVerilog (hors partie objet) est nécessaire. Ces connaissances peuvent être acquises par notre formation SystemVerilog for VHDL Designers (par exemple).

Qu'apprendrez-vous ?

La partie « Objets » (Classes) du SystemVerilog appliquée à la Vérification (Transactions, Interfaces virtuels, TLM & Channels…)
L'utilisation des Classes pour la génération de stimuli aléatoires contraints
La couverture fonctionnelle, les Moniteurs et les Checkers
Les Process (dynamiques) et les événements.

Supports de cours

Les manuels de formation Doulos sont réputés pour être les plus détaillés et les plus faciles d'utilisation. Leur style, leur contenu et leur exhaustivité sont uniques dans le monde de la formation. Ils sont souvent utilisés comme référence après avoir suivi les cours de formation.

Sont compris dans la formation :

Le Classeur du cours, indexé, qui constitue un Manuel de Référence complet.
Le Cahier des Exercices pratiques pour mettre en œuvre les connaissances, avec les fichiers source, les scripts et les solutions.
Le Doulos Golden Reference Guide, guide synthétique de référence UVM, et couvre la syntaxe, la sémantique et les astuces.

Structure et contenu

Téléchargez le descriptif détaillé au format pdf.

Enhanced UVM Adopter

2016-09-17T13:16:09Z

Présentation

La formation « Enhanced UVM Adopter » (4 jours) couvre l'ensemble de ce qu'il faut maîtriser pour utiliser cette méthodologie standard de vérification. Mais attention : pour pouvoir accéder à cette formation, il faut au préalable maîtriser une bonne partie du SystemVerilog, y-compris la partie OOP (les Classes de Vérification).

Que contient UVM ?

UVM offre un environnement complet écrit en SystemVerilog pour la création de bancs de tests fonctionnels sophistiqués. UVM encourage le développement et le déploiement de composants de vérification ré-utilisables.

UVM intègre un support complet pour la génération de stimuli aléatoires contraints, comprenant la génération de séquences structurées ainsi que la modélisation transactionnelle (TLM).

Les bancs de test UVM supportent aussi la collecte de mesures de Couverture Fonctionnelle et les Assertions.

UVM se base sur la partie « Programmation Objet » (« class-based ») de SystemVerilog.
La structure ouverte, l'automatisation intensive, et les interfaces transactionnels standard d'UVM en font l'outil idéal pour construire des environnements de vérification fonctionnelle allant du simple test niveau bloc jusqu'aux bancs « Cover-Driven » les plus sophistiqués.

Enfin, l'addition des Classes « Register » d'UVM fournit un mécanisme normalisé pour actualiser et monitorer tous les registres du Système Sous Test.

La Formation

La formation « Enhanced UVM Adopter » assure une préparation complète aux projets UVM en enseignant les principes de vérification et les applications pratiques complexes, qui pourront utiliser les outils commerciaux de vérification comme Cadence Incisive® Enterprise Simulator, Mentor Graphics Questa™Sim, Synopsys® VCS®, et Aldec Riviera-PRO™.

Les exercices pratiques, progressifs et soigneusement conçus, représentent environ 50% du temps de formation et sont une part essentielle du processus d'apprentissage. Ils contribuent à la qualité exceptionnelle et reconnue des formations Doulos. Pendant ces exercices, les stagiaires construisent pas-à-pas un environnement de vérification UVM complet pour un système exemple.

Accéder à UVM

UVM est désormais endossée et supportée par tous les vendeurs.

Le code source et la documentation sont disponibles gratuitement sous licence open-source Apache.

Pour qui ?

Ingénieurs de Vérification souhaitant déployer et utiliser des environnements complexes de Vérification SystemVerilog UVM.
Ingénieurs de Conception souhaitant étendre l'utilisation du SystemVerilog à la vérification par bancs de test UVM.

Qu'apprendrez-vous ?

Les principes de la Vérification Fonctionnelle efficace en SystemVerilog
La structure standard des composants et environnements UVM
Comment utiliser le Kit UVM (classes, macros, documentation & exemples) en construisant ses propres environnements de vérification.
Tirer le meilleur parti d'UVM pour la configuration, la génération de stimuli, les diagnostics et le reporting.
Comment construire des composants et des environnements de vérification UVM complets, puissants, versatiles et ré-utilisables.

Pré-requis

Comme indiqué, les stagiaires doivent être déjà formés au SystemVerilog et à l'utilisation des Classes de Vérification SystemVerilog.
Deux trainings permettent d'acquérir ces compétences :

SystemVerilog for Design (3 jours)
Class-based SystemVerilog Verification (2 jours).

Pour une formation sur site, contactez ALSE pour construire une préparation la plus appropriée aux stagiaires et au contexte.

Supports de Cours

Les manuels de formation Doulos sont réputés pour être les plus détaillés et les plus faciles d'utilisation du marché. Leur style, leur contenu et leur exhaustivité sont uniques dans le monde de la formation. Ils sont souvent utilisés comme Référence après les cours.

Sont compris dans la formation :

Le Classeur principal, indexé, qui constitue un Manuel de Référence complet.
Le Cahier d'exercices pratiques pour mettre en œuvre les connaissances, avec les fichiers source, les scripts et les solutions.
Le Doulos Golden Reference Guide, guide synthétique de référence, complet, avec des exemple et astuces.

PSL for Assertions-Based Verification

2016-09-17T12:28:33Z

Présentation

Si vous êtes resté fidèle au langage VHDL, il vous faut d'urgence maîtriser le langage PSL qui en fait désormais partie ! Le PSL a été standardisé en 2005 (IEEE std 1850) et adopté par l'industrie très longtemps avant. Depuis bien des années, nous recommandons d'adopter l'usage des Assertions de Vérification dans le flot normal de conception pour tous types de projets, sans exception. L'investissement est faible (training court) et les bénéfices rapides et spectaculaires.
D'autant plus que les simulateurs qui accompagnent Quartus (Altera), Libero (Microchip) et Radiant (Lattice) supportent désormais les assertions (PSL et SVA) !

Des livres entiers sont consacrés au sujet depuis 15 ans et démontrent les bénéfices évidents de la méthodologie de Vérification par Assertions.

Enfin, les Assertions (PSL ou SVA) sont le langage d'entrée des outils formels !

Se former, qui, pourquoi ?

On notera que PSL fait désormais partie du VHDL depuis l'édition 2008, mais nous maintenons une formation PSL indépendante car son intégration dans les formations VHDL aurait conduit à éliminer beaucoup trop de sujets importants pour laisser la place à ce langage à part entière.

Le langage en soi n'est pas excessivement complexe, mais nous avons constaté depuis longtemps que l'auto-apprentissage des Assertions (comme de la plupart des langages HDVL) conduisait pratiquement systématiquement à des échecs ou à des frustrations. Le langage cache en fait la nécessité d'adopter une méthodologie impeccable et de bien comprendre comment l'utiliser au mieux et en tirer partie dans les situations concrètes.

Les Assertions, c'est-à-dire le PSL ou son équivalent SVA en SystemVerilog, devraient impérativement être adoptées par :

Les Architectes
Les Spécifieurs
Les Ingénieurs de Conception
Les Ingénieurs de Vérification

Les bénéfices

L'utilisation des Assertions :

Améliorent la Qualité du code,
Font gagner du temps,
Réduisent les efforts de vérification,
Raccourcissent les cycles de développement et de vérification,
Assurent des bénéfices croissants au cours du temps !

Ce n'est pas un vœu pieu : c'est le constat d'une utilisation par les industriels depuis plus de 20 ans.

Contenu résumé

Les Propriétés (Properties) et le Langage PSL dans le processus de développement et de vérification.
Le rôle des propriétés dans le test dirigé, le random contraint, et la vérification statique formelle.
Savoir tirer le meilleur parti des Propriétés dans les flots de conception et de vérification.
Syntaxe et sémantique du langage PSL avec ses différentes couches (layers Booléen, Temporel…)
Comment écrire des propriétés efficaces et sûres, et savoir éviter les pièges classiques.
Utiliser PSL avec le simulateur HDL de votre choix, ou des outils formels.
PSL pour Mesurer la Couverture Fonctionnelle
Méthodologie pour la conception et l'utilisation des Assertions PSL
Utiliser PSL avec des System On Chips et bus AMBA.

Pré-requis

La compréhension préalable du langage VHDL est indispensable, de même que la pratique de la conception FPGA et de l'utilisation d'un simulateur.

Supports de cours

Nous sommes partis des manuels de cours Doulos d'origine, que nous avons réorganisés, améliorés et optimisés pour le format actuel en deux 1/2 journées.

Sont compris dans la formation :

Le Manuel du cours théorique complet, avec un Index. Il constitue un Manuel de Référence complet.
Le Cahier des Exercices pratiques qui permet de mettre en œuvre les connaissances théoriques.
Les fichiers des exercices et solutions.
Sous réserve de disponibilité : le « Doulos Golden Reference Guide », aide-mémoire PSL complet et pratique (syntaxe, sémantique et astuces).