Vérification : 2017...

Nous allons trouver ici les Langages et Méthodologies utiles pour la vérification des projets FPGA et ASIC.

Depuis de nombreuses années, le besoin d’adresser mieux la Vérification de systèmes de plus en plus complexes a conduit l’industrie à développer de nombreux langages, technologies, méthodologies et outils.

Après une période un peu anarchique ayant conduit à beaucoup de développements plus ou moins propriétaires, la convergence a enfin eu lieu !

Nous allons trouver aujourd’hui :

  • PSL : Langage IEEE des Assertions, désormais intégré au VHDL 2008.
  • SVA : Similaire au PSL, mais intégré au Langage SystemVerilog
  • Les Classes de Vérification SystemVerilog : fondement de la Méthodologie de Vérification Universelle (UVM) ci-dessous.
  • UVM ! C’est LE gros morceau, quasi incontournable désormais.
  • SystemC : aujourd’hui quasiment tombé en désuétude, il reste encore marginalement utilisé dans la modélisation de haut niveau et pour de la Vérification.
  • TLM 2.0 : Transaction Level Modeling est une extension du SystemC.

Nous avons les formations pour tous ces items !

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