SystemVerilog for Design

3 jours

SystemVerilog for Design est une Formation dense qui permet aux utilisateurs de Verilog d’acquérir les bases solides pour utiliser SystemVerilog avec profit dans le contexte d’une utilisation RTL.
Pour un usage de Vérification de haut niveau, deux autres formations peuvent suivre : les Classes de Vérification SystemVerilog et la Méthodologie UVM.

  • Du lundi 25 septembre 2017 au vendredi 29 septembre 2017 iCal
    SystemVerilog : SystemVerilog for Design
    Formation publique SystemVerilog (partie Design + partie Classes) de 3 + 2 = 5 Jours
    Lieu : ALSE
    Adresse : 8 passage Barrault 75013 PARIS

Présentation

SystemVerilog (IEEE 1800™) est un « super-langage » dérivé du langage de description matériel Verilog qu’il étend sur de nombreux aspects pour en faire le langage universel du présent et du futur, aussi bien pour la conception que pour la vérification des circuits et systèmes numériques. Pour la conception (synthèse, RTL), les améliorations sont conséquentes. Mais c’est surtout dans les domaines de l’Architecture, la Modélisation et la Vérification de systèmes complexes que ce langage montre toute sa puissance (Types de données, Objectisation et Classes, Assertions SVA, Cover-driven Constrained Random generation, etc).

SystemVerilog for Design est une Formation dense qui permet aux utilisateurs de Verilog d’acquérir les bases solides pour utiliser SystemVerilog avec profit dans le contexte d’une utilisation RTL.

Elle est pratiquement suffisante pour les Ingénieurs de Conception (codage RTL et vérification unitaire par bancs de tests).

Et elle fournit les bases indispensables aux ingénieurs de Vérification et modélisation qui souhaitent aborder ensuite les compléments (Classes et Méthodologies de Vérification).

Les participants peuvent utiliser au choix différents outils de Conception, Synthèse et Simulation (FPGA ou ASIC) durant les exercices pratiques qui occupent environ 50 % du temps de la formation. Ces exercices progressifs, complets et soigneusement choisis, facilitent et renforcent l’acquisition des connaissances.

Les Instructeurs ALSE sont aussi et surtout des Experts en Conception qui utilisent à journée entière les langages qu’ils enseignent pour concevoir et vérifier des systèmes complexes. Ils savent partager leur savoir-faire avec passion et sont particulièrement appréciés des participants.

Objectifs pédagogiques

  • Comprendre les évolutions et les besoins qui ont conduit au Langage SystemVerilog.
  • Apprendre et maîtriser l’ensemble du langage SystemVerilog hormis la partie objet (classes).
  • Savoir utiliser efficacement le langage pour la conception RTL et pour la Vérification unitaire avancée.
  • Évoluer des techniques de tests unitaires vers des méthodes plus sophistiquées
  • Comprendre et Maîtriser la Génération Aléatoire Contrainte (Constrained Random)
  • Savoir mettre en œuvre la Couverture Fonctionnelle (Functional Coverage).
  • Savoir comment bénéficier de la simulation dirigée par la couverture (Cover-Driven). Les responsables de groupes pourront préparer efficacement les transitions méthodologiques.

Qu’apprendrez-vous ?

Le cours est structuré en différentes sections :

  • Fundamentals of SystemVerilog for Design apprend à utiliser SystemVerilog pour la conception RTL (synthèse), et aborde l’utilisation du langage pour la vérification.
  • SystemVerilog Assertions enseigne la partie du langage qui est dédiée aux différents Layers des Assertions, et permet d’en tirer avantage pour construire des modèles et des règles de vérification.
  • Module-based SystemVerilog Verification montre comment utiliser SystemVerilog pour adresser les challenges de la vérification des designs actuels dont la complexité exige des bancs de test et des modèles sophistiqués. Les types de données avancés, la génération aléatoire contrainte, la couverture fonctionnelle et la direction par couverture sont les éléments-clés de cette méthodologie.

Connaissances requises

Une connaissance préalable sérieuse du langage Verilog est indispensable.
Elle peut s’obtenir par une formation (FastTrack Verilog -for VHDL users-) sur site, publique, ou à distance. Contactez ALSE.

Support de cours

Les manuels de formation Doulos sont réputés pour être les plus détaillés et les plus facile d’utilisation. Leur style, leur contenu et leur exhaustivité sont uniques dans le monde de la formation. Ils sont souvent utilisés comme référence après avoir suivi les cours de formation.

Sont compris dans la formation :

  • Le Classeur de cours, indexé qui constitue un Manuel de Référence complet.
  • Le Manuel de Reference IEEE (LRM) en pdf
  • Le Cahier des Exercices pratiques pour mettre en œuvre les connaissances, avec les fichiers source, les scripts et les solutions
  • Le Golden Reference Guide, mémento de référence sur le Langage, la syntaxe, la sémantique et les astuces.

Documents à télécharger