PSL

Disponible désormais en UN (1) jour intense !

Assertion-Based Verification with PSL est une formation très courte mais efficace dont le bénéfice est immédiat et spectaculaire !
En pratique, elle est dédiée aux utilisateurs du Langage VHDL auquel elle apporte d’immenses avantages pour l’amélioration de la qualité du code et des IPs. A tel point que PSL est désormais intégré au langage VHDL-2008 !
Scoop ! Les assertions sont désormais supportées par le simulateur qui accompagne Quartus.

Présentation

Le PSL a été standardisé en 2005 (IEEE std 1850) et adopté par l’industrie très longtemps avant. Depuis bien des années, nous recommandons d’adopter l’usage des Assertions de Vérification dans le flot normal de conception pour tous types de projets, sans exception. L’investissement est faible (training court) et les bénéfices rapides et spectaculaires.
D’autant plus que le simulateur qui accompagne Quartus suporte désormais les assertions (PSL et SVA) !

Des livres entiers sont consacrés au sujet depuis 15 ans et démontrent les bénéfices évidents de la méthodologie de Vérification par Assertions.

Se former, qui, pourquoi ?

On notera que PSL fait désormais partie du VHDL depuis l’édition 2008, mais nous maintenons une formation PSL indépendante car son intégration dans les formations VHDL aurait conduit à éliminer beaucoup trop de sujets importants pour laisser la place à ce langage à part entière.

Le langage en soi n’est pas excessivement complexe, mais nous avons constaté depuis longtemps que l’auto-apprentissage des Assertions (comme de la plupart des langages HDVL) conduisait pratiquement systématiquement à des échecs ou à des frustrations. Le langage cache en fait la nécessité d’adopter une méthodologie impeccable et de bien comprendre comment l’utiliser au mieux et en tirer partie dans les situations concrètes.

Les Assertions, c’est-à-dire le PSL ou son équivalent SVA en SystemVerilog, devraient impérativement être adoptées par :

  • Les Architectes
  • Les Spécifieurs
  • Les Ingénieurs de Conception
  • Les Ingénieurs de Vérification

Les bénéfices

Les Assertions améliorent la qualité, réduisent les efforts, raccourcissent les cycles de développement et de vérification, et assurent des bénéfices croissants au cours du temps !
Ce n’est pas un vœu pieu ! C’est le constat d’une utilisation par de nombreux industriels depuis plus de 20 ans.

Contenu résumé

  • Les Propriétés (Properties) et le Langage PSL dans le processus de développement et de vérification.
  • Le rôle des propriétés dans le test directif, le random contraint, et la vérification statique formelle.
  • Savoir tirer le meilleur parti des Propriétés dans les flots de conception et de vérification.
  • Syntaxe et sémantique du langage PSL avec ses différentes couches (layers Booléen, Temporel…)
  • Comment écrire des propriétés efficaces et sûres, et savoir éviter les pièges classiques.
  • Utiliser PSL avec le simulateur HDL de votre choix, ou des outils formels.
  • PSL pour Mesurer la Couverture Fonctionnelle
  • Méthodologie pour la conception et l’utilisation des Assertions PSL
  • Utiliser PSL avec des System On Chips et bus AMBA.

Pré-requis

La compréhension préalable du langage VHDL est indispensable, de même que la pratique de la conception FPGA et de l’utilisation d’un simulateur.

Supports de cours

Les manuels de cours Doulos sont réputés pour être détaillés, précis et faciles d’utilisation. Leur style, leur contenu et leur exhaustivité sont uniques dans le monde de la formation. Ils sont souvent utilisés ensuite comme référence.

Sont compris dans la formation :

  • Le Manuel du cours théorique complet, avec un Index. Il constitue un Manuel de Référence complet.
  • Le Cahier des Exercices pratiques qui permet de mettre en œuvre les connaissances théoriques.
  • Les fichiers des exercices et solutions.
  • Sous réserve de disponibilité : le « Doulos Golden Reference Guide », aide-mémoire PSL complet et pratique (syntaxe, sémantique et astuces).

Documents à télécharger