Stratix 10 - Optimisation

Cette formation « Optimisation » est la suite du module Stratix 10 – Essential.
Elle s’adresse précisément aux concepteurs RTL qui apprendront à analyser puis à modifier
en profondeur le code RTL afin de l’optimiser pour l’architecture Stratix 10.

Présentation

Tirer pleinement parti de l’architecture HyperFlex de la famille Intel-FPGA Stratix 10 demande à transformer en profondeur le code RTL.

Les transformations nécessaires sont souvent complexes et mettent en œuvre des techniques très particulières et peu appliquées jusque là dans le monde FPGA.

Cette formation est donc très atypique. Elle enseigne des techniques d’optimisation et de codage très avancées, qui peuvent aussi se révéler utiles pour des familles FPGA plus « traditionnelles ».

Connaissances requises pour Stratix 10 - Optimisation

  • Parfaites connaissances préalables du flot Altera (notre formation Quartus de 5 jours).
  • Avoir suivi le module « Stratix 10 - Essential »
  • Être un concepteur RTL très confirmé.
  • Si possible connaître le SystemVerilog (recommandé mais pas indispensable).

Description détaillée

Le document ci-dessous vous permet de consulter le détail de cette formation ainsi que les informations tarifaires.

Documents à télécharger