Stratix 10 & Agilex Optimization

Cette formation « Optimisation » s’adresse précisément aux concepteurs RTL qui apprendront à analyser puis à modifier en profondeur le code RTL afin de l’optimiser pour l’architecture HyperFlex des familles les plus récentes (Stratix 10 et Agilex).

Présentation

Tirer pleinement parti de l’architecture HyperFlex des familles Intel-FPGA Stratix 10 et maintenant Agilex demande à transformer en profondeur le code RTL.

Les transformations nécessaires sont souvent complexes et mettent en œuvre des techniques très particulières et peu appliquées jusque là dans le monde FPGA.

Cette formation est donc très atypique. Elle enseigne des techniques d’optimisation et de codage très avancées, qui peuvent aussi se révéler utiles pour des familles FPGA plus « traditionnelles ».

Connaissances requises pour Stratix 10 & Agilex Optimization

  • Parfaites connaissances préalables du flot Intel-FPGA (notre formation Quartus de 5 jours).
  • Avoir suivi le module « HyperFlex - Essential »
  • Être un concepteur RTL très confirmé.
  • Si possible connaître le SystemVerilog (recommandé mais pas indispensable).

Description détaillée

Le document ci-dessous vous permet de consulter le détail de cette formation.

Documents à télécharger

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